KR20030011485A - 디램 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 디램 반도체 소자의 제조방법은 반도체 기판에 LDD 구조의 소오스/드레인을 형성한 다음, 게이트 스택의 양측벽에 형성된 게이트 스페이서를 제거한 다. 이어서, 상기 게이트 스택 사이를 채우되 상기 식각 정지막의 표면을 노출하게끔 층간 절연막을 형성한다. 계속하여, 상기 게이트 스택을 구성하는 게이트 도전층 상부에 홈(groove)을 형성한 다음, 상기 홈을 채우는 콘택 마스크 패턴을 형성한다. 다음에, 상기 콘택 마스크 패턴에 셀프 얼라인되도록 상기 층간 절연막을 식각하여 콘택홀을 형성한 다음, 상기 콘택홀에 콘택 패드를 형성한다. 이상과 같이 본 발명은 LDD 구조를 채용하면서도 게이트 스페이서를 제거한 후 층간 절연막을 증착하기 때문에 종래보다 게이트 스택 사이의 거리를 넓힐 수 있다. 그리고, 콘택 마스크 패턴을 식각 마스크로 SAC 기술도 채용함으로써 콘택 패드도 용이하게 형성할 수 있다.

Description

디램 반도체 소자의 제조방법{Fabrication method of DRAM semiconductor device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 디램(DRAM:Dynamic Random Acess Memory) 반도체 소자의 제조방법을 제공하는 데 있다.
일반적으로, 디자인 룰의 감소에 의해 디램 반도체 소자의 게이트 길이(gate length)가 줄어들게 되었다. 게이트 길이가 줄어듦에 따라 셀 트랜지시터의 문턱 전압(threshold voltage)을 일정값으로 유지하기 위해서는 기판의 전면에 주입하는 채널 스톱 불순물(channel stop impurity)의 도즈량을 증가시켜야 한다. 이렇게 채널 스톱 불순물의 도즈량을 증가시키게 되면 이온 주입 손상(ion implantaion damage)으로 인하여 누설 전류(leakage current)가 증가하는 문제점이 발생한다. 그리고, 게이트 길이가 줄어듦에 따라 숏 채널 효과(short channel effect)가 발생하기 때문에 이를 개선하기 위해 소오스/드레인 영역을 LDD(light doped drain) 구조로 하고, 콘택홀의 형성시 SAC(self-align contact) 기술을 채용한다. 상기 LDD 구조 및 SAC 기술을 채용하는 종래의 디램 반도체 소자의 제조방법을 도 1 내지 도 3을 이용하여 설명한다.
도 1 내지 도 3는 종래의 디램 반도체 소자의 제조방법을 설명하기 위하여 단면도이고, 도 4은 도 3의 디램 반도체 소자의 레이아웃도이다. 도 1 내지 도 4에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1을 참조하면, 반도체 기판(10)에 얕은 트랜치 분리 영역(11, shall trench isolation region)을 형성한다. 이렇게 되면, 얕은 트랜치 분리 영역(11)이 형성되는 영역은 비액티브 영역이며, 그 외의 영역은 액티브 영역이 된다. 그리고, 상기 반도체 기판(10)은 후에 메모리 셀이 형성되는 셀 영역(CA)과 그 외의 코아/주변회로영역(PA)으로 구별된다.
이어서, 상기 얕은 트랜치 분리 영역(11)이 형성된 반도체 기판(10)의 전면에 트랜지스터의 문턱전압을 조절하기 위하여 채널 스톱 불순물(channel stop impurity)을 이온주입한다. 상기 채널 스톱 불순물은 상기 반도체 기판(10)이 p형 실리콘 기판일 경우는 보론을 주입한다.
다음에, 상기 얕은 트랜치 분리 영역(12)이 형성된 반도체 기판(10) 상에 게이트 스택(18, gate stack)을 형성한다. 상기 게이트 스택(18)은 게이트 절연막(12) 및 게이트 도전막(14), 캡핑막(16)으로 구성된다. 상기 게이트 절연막(12)은 실리콘 산화막으로 형성하며, 상기 게이트 도전막(14)은 폴리실리콘막 및 금속 실리사이드의 이중막으로 형성하며, 상기 캡핑막(16)는 실리콘 질화막으로 형성한다. 상기 반도체 기판(10)은 후에 메모리 셀이 형성되는 셀 영역(CA)과 그 외의 코아/주변회로영역(PA)으로 구별된다.
이어서, 상기 게이트 스택(18)을 기준으로 반도체 기판(10)에 불순물을 낮은 농도로 주입하여 제1 불순물 영역(20)을 형성한다. 상기 게이트 스택(18)의 양측벽에는 게이트 스페이서(22)를 형성한다. 상기 게이트 스페이서(22)는 실리콘 질화막으로 형성한다. 다음에, 상기 게이트 스페이서(22)를 기준으로 반도체 기판(10)에 상기 제1 불순물 영역(20) 보다 깊은 농도로 불순물을 주입하여 제2 불순물 영역(24)을 형성한다. 결과적으로, 제1 불순물 영역(20)과 제3 불순물 영역(24)으로 LDD구조의 소오스/드레인 영역이 형성된다.
계속하여, 상기 게이트 스페이서(22) 사이를 메우도록 반도체 기판(10)의 전면에 층간 절연막(26)을 형성한다. 상기 층간 절연막(26)은 실리콘 산화막을 이용하여 형성한다. 상기 층간 절연막(26) 상에 포토레지스트를 이용하여 셀프 얼라인 콘택 패턴(28)을 형성한다.
도 2를 참조하면, 상기 셀프 얼라인 콘택 패턴(28)을 식각마스크로 상기 게이트 스페이서(22)에 얼라인되도록 상기 층간 절연막(26)을 셀프 얼라인 콘택 식각(self-align contact etch)하여 제2 불순물 영역(24)을 노출시키는 콘택홀(30)을 형성한다. 상기 셀프 얼라인 콘택 식각시 상기 실리콘 산화막으로 구성된 층간 절연막(26)은 실리콘 질화막으로 구성된 게이트 스페이서(22)에 비해 식각 선택비가 높기 때문에 상기 게이트 스페이서(22)에 얼라인되게 콘택홀(30)이 형성된다.
도 3을 참조하면, 상기 셀프 얼라인 콘택 패턴(28)을 제거한다. 이어서, 상기 콘택홀(30)을 매몰하도록 상기 반도체 기판(10)의 전면에 콘택 패드용 도전막을 형성한 후, 상기 층간 절연막(26)의 표면을 식각 정지점으로 화학기계적연마하여 콘택 패드(32a∼32c)를 형성한다. 상기 콘택 패드(32b)는 후에 비트 라인과 연결되는 DC 패드(direct contact pad)이며, 상기 콘택 패드(32a, 32c)는 후에 스토리지 전극과 연결되는 BC 패드(buried contact pad)이다.
그런데, LDD 구조 및 SAC 기술을 채용한 종래의 디램 반도체 소자의 제조방법은 상기 실리콘 질화막으로 구성된 게이트 스페이서(22)로 인하여 게이트 스택(18) 사이의 폭이 좁아져 도 1의 층간 절연막(26) 형성시 게이트 스택 사이(도 4의 X 위치)의 층간 절연막(26)에 보이드가 발생한다. 이렇게 보이드가 발생하면 도 3의 콘택 패드용 도전막 형성시 도 4의 X와 같은 위치에도 콘택 패드용 도전막이 형성되어 콘택 패드들(32)간에 브릿지가 발생한다. 결과적으로, 상기 콘택홀(30) 형성시 SAC 기술을 채용하는 것이 불가능하고, 채널 스톱 불순물의 도즈량 증가없이 LDD 구조로 문턱 전압을 맞추는 것은 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 채널 스톱 불순물의 도즈량의 증가를 최소화하면서 LDD 구조를 채용하여 문턱 전압을 적절하게 유지하고 SAC기술도 채용할 수 있는 디램 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 3는 종래의 디램 반도체 소자의 제조방법을 설명하기 위하여 단면도이다.
도 4는 도 3의 디램 반도체 소자의 레이아웃도이다.
도 5 내지 도 15는 본 발명에 의한 디램 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 디램 반도체 소자의 제조방법은 비액티브 영역 및 액티브 영역이 한정된 반도체 기판 상에 게이트 패턴과 게이트 희생 마스크가 순차적으로 적층된 게이트 스택을 형성한다. 상기 게이트 희생 마스크는 실리콘 질화막으로 형성할 수 있다. 상기 게이트 스택를 둘러싸도록 상기 반도체 기판의 전면에 식각 정지막을 형성한다. 상기 식각 정지막 은 실리콘 질화막으로 형성할 수 있다.
다음에, 상기 게이트 스택 사이의 반도체 기판에 가벼운 불순물 영역을 형성한다. 상기 가벼운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N-불순물 영역으로 형성할 수 있다. 계속하여, 상기 게이트 스택의 양측벽에 게이트 스페이서를 형성한다. 상기 게이트 스페이서는 실리콘 산화막을 이용하여 형성할 수 있다.
다음에, 상기 게이트 스페이서에 얼라인되면서 상기 가벼운 불순물 영역과 접하도록 무거운 불순물 영역을 형성하여 LDD 구조의 소오스/드레인을 형성한다. 상기 무거운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+불순물 영역으로 형성할 수 있다.
상기 게이트 스택의 양측벽에 형성된 게이트 스페이서를 제거한 다음, 상기 게이트 스택 사이를 채우되 상기 식각 정지막의 표면을 노출하게끔 층간 절연막을형성한다. 상기 표면이 노출된 식각 정지막과 게이트 희생 마스크를 식각하여 상기 게이트 스택을 구성하는 게이트 도전층 상부에 홈(groove)을 형성한다. 상기 홈은 상기 식각 정지막과 게이트 희생 마스크를 등방성 식각하여 얻어질 수 있다. 상기 홈을 형성할 때 상기 홈은 상기 게이트 스택의 폭보다 크게 형성하고, 상기 게이트 도전층은 노출되지 않게 하는 것이 바람직하다.
다음에, 상기 홈을 채우는 콘택 마스크 패턴을 형성한 후, 상기 콘택 마스크 패턴에 셀프 얼라인되도록 상기 층간 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택 마스크 패턴은 실리콘 질화막으로 형성하고, 상기 층간 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 콘택홀에 콘택 패드를 형성한다. 그 이후의 제조 과정을 일반적인 디램 반도체 소자의 제조공정에 따른다.
상기 게이트 스택을 형성하기 전에 상기 반도체 기판의 전면에 채널 스톱 불순물을 이온주입할 수 있다. 상기 채널 스톱 불순물은 상기 반도체 기판이 p형 실리콘 기판일 경우는 보론을 이용할 수 있다. 상기 게이트 도전층 상부의 홈을 형성하는 단계 후에 상기 층간 절연막을 등방성 식각하여 상기 홈을 더 확장시킬 수 있다.
또한, 본 발명의 다른 예에 의한 디램 반도체 소자의 제조방법은 셀 영역과 코아/주변회로 영역으로 구분된 반도체 기판에 비액티브 영역 및 액티브 영역을 한정한다. 상기 비액티브 영역 및 액티브 영역이 한정된 반도체 기판 상에 게이트 패턴과 게이트 희생 마스크가 순차적으로 적층된 게이트 스택을 형성한다. 상기 게이트 희생 마스크는 실리콘 질화막으로 형성할 수 있다.
이어서, 상기 게이트 스택를 둘러싸도록 상기 반도체 기판의 전면에 식각 정지막을 형성한다. 상기 식각 정지막은 실리콘 질화막으로 형성할 수 있다. 상기 셀 영역 및 코아/주변회로 영역의 상기 게이트 스택 사이의 반도체 기판에 가벼운 불순물 영역을 형성한다. 상기 셀 영역의 가벼운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N-불순물 영역으로 형성할 수 있다. 상기 셀 영역과 코아/주변회로 영역의 가벼운 불순물 영역은 따로 따로 형성할 수도 있다.
상기 셀 영역 및 코아/주변회로 영역의 게이트 스택의 양측벽에 게이트 스페이서를 형성한다. 상기 게이트 스페이서는 실리콘 산화막을 이용하여 형성할 수 있다. 상기 셀 및 코아/주변회로 영역의 스페이서를 형성한 다음, 상기 코아/주변회로 영역의 게이트 스페이서를 더 식각하여 게이트 스페이서의 두께를 줄일 수 있다.
상기 게이트 스페이서에 얼라인되면서 상기 셀 영역 및 코아/주변회로 영역의 가벼운 불순물 영역과 접하도록 무거운 불순물 영역을 형성하여 LDD 구조의 소오스/드레인을 형성한다. 상기 셀 영역과 코아/주변회로 영역의 무거운 불순물 영역은 따로 따로 형성할 수 도 있다. 상기 셀 영역의 무거운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+불순물 영역일 수 있다.
상기 게이트 스택의 양측벽의 게이트 스페이서를 제거한 후, 상기 게이트 스택 사이를 채우되 상기 식각 정지막의 표면을 노출하게끔 층간 절연막을 형성한다. 상기 표면이 노출된 식각 정지막과 게이트 희생 마스크를 식각하여 상기 게이트 패턴을 구성하는 게이트 도전층 상부에 홈을 형성한다. 상기 홈은 상기 식각 정지막과 게이트 희생 마스크를 등방성 식각하여 얻어질 수 있다. 상기 홈을 형성할 때 상기 홈은 상기 게이트 스택의 폭보다 크게 형성하고, 상기 게이트 도전층은 노출되지 않게 하는 것이 바람직하다.
상기 홈을 채우는 콘택 마스크 패턴을 형성한다. 상기 콘택 마스크 패턴은 실리콘 질화막으로 형성하고, 상기 층간 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 콘택홀에 콘택 패드를 형성한다. 그 이후의 제조 과정을 일반적인 디램 반도체 소자의 제조공정에 따른다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 5 내지 도 15는 본 발명에 의한 디램 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(100), 예컨대 p형 실리콘 기판에 얕은 트랜치 분리 영역(102)을 형성한다. 이렇게 되면, 얕은 트랜치 분리 영역(102)이 형성되는영역은 비액티브 영역이며, 그 외의 영역은 액티브 영역이 된다. 그리고, 상기 반도체 기판(100)은 후에 메모리 셀이 형성되는 셀 영역(CA)과 그 외의 코아/주변회로영역(PA)으로 구별된다.
이어서, 상기 얕은 트랜치 분리 영역(102)이 형성된 반도체 기판(100)의 전면에 트랜지스터의 문턱전압을 조절하기 위하여 채널 스톱 불순물(103)을 이온주입한다. 상기 채널 스톱 불순물(103)은 후에 설명하는 바와 같이 게이트 스페이서를 제거한 후 층간 절연막을 증착하기 때문에 종래보다 게이트 스택 사이의 거리, 즉 채널 길이를 넓힐 수 있어 채널 스톱 불순물(103)의 도즈량을 최소화하여 주입한다. 상기 채널 스톱 불순물(103)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우는 보론을 주입한다.
다음에, 상기 반도체 기판(100) 상에 게이트 스택(110)을 형성한다. 상기 게이트 스택(112)은 게이트 절연막(104) 및 게이트 도전막(106)으로 구성된 게이트 패턴(108)과 게이트 희생 마스크(110, gate sacrificial mask)로 구성된다. 상기 게이트 절연막(104)은 실리콘 산화막으로 형성하며, 상기 게이트 도전막(106)은 폴리실리콘막 및 금속 실리사이드의 이중막으로 형성하며, 상기 게이트 희생 마스크(110)는 실리콘 질화막으로 형성한다. 상기 게이트 패턴(108)의 폭은 셀 영역(CA)과 코아/주변회로영역(PA)은 서로 다르게 형성된다.
도 6를 참조하면, 상기 게이트 스택(112)가 형성된 반도체 기판(100)의 전면에 식각 정지막(114, etch stopping layer)을 형성한다. 상기 식각 정지막(114)은 게이트 스택(112)을 둘러싸면서 상기 반도체 기판(100) 상에 형성한다. 상기 식각정지막(114)은 실리콘 질화막으로 형성한다.
다음에, 상기 코아/주변회로영역(PA) 상에는 제1 포토레지스트 마스크(116)를 형성한 후, 상기 셀 영역(CA)에 불순물(118)을 주입하여 가벼운 불순물 영역(120, lightly-doped impurity region)을 형성한다. 상기 셀 영역(CA)의 가벼운 불순물 영역(120)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 상기 불순물(118)은 인이나 비소, 바람직하게는 인을 이용함으로써 N- 불순물 영역이 된다.
계속하여, 상기 코아/주변회로영역(PA) 상의 제1 포토레지스트 마스크(116)을 제거한다. 이어서, 상기 셀 영역(CA) 상에 제2 포토레지스트 마스크(122)를 형성한 후, 상기 코아/주변회로영역(PA)에 불순물(124)을 주입하여 가벼운 불순물 영역(126)을 형성한다. 상기 코아/주변회로영역(PA)의 가벼운 불순물 영역(126)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 상기 불순물(124)은 인(또는 비소) 또는 보론을 이용함으로써 N- 불순물 영역 또는 P- 불순물 영역이 된다.
도 7을 참조하면, 상기 제2 포토레지스트 마스크(122)를 제거한다. 이어서, 상기 게이트 스택(112)의 양측벽에 게이트 스페이서(128)를 형성한다. 상기 게이트 스페이서(128)는 실리콘 산화막을 이용하여 형성한다. 예컨대, 상기 게이트 스페이서(128)는 게이트 스택(112) 및 식각 방지막(114)이 형성된 반도체 기판(100)의 전면에 실리콘 산화막을 형성한 후 상기 식각 방지막(114)과의 식각선택비를 이용하여 상기 실리콘 산화막을 이방성식각하여 형성한다. 상기 실리콘 산화막의 이방성 식각시 상기 식각 방지막(114)이 셀 영역(CA)의 반도체 기판(100)의 표면, 즉 소오스 및 드레인 영역이 형성될 반도체 기판(100)의 표면 손상을 방지하는 역할을 한다. 상기 게이트 스페이서(128)의 두께는 트랜지스터의 문턱 전압과 포화 드레인 전류값을 결정한다.
계속하여, 상기 코아/주변회로영역(PA)에 제3 포토레지스트 마스크(130)을 형성한 후, 상기 셀 영역(CA)에 불순물(132)을 주입하여 상기 가벼운 불순물 영역(120)과 인접하여 무거운 불순물 영역(134, heavily-doped impurity region))을 형성한다. 상기 무거운 불순물 영역(134)는 가벼운 불순물 영역(120)에 추가적으로 불순물이 더 주입되는 영역으로, 상기 가벼운 불순물 영역(120)에 비하여 불순물 농도가 높은 영역이다. 예컨대, 상기 무거운 불순물 영역(134)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 상기 불순물(118)은 비소나 인, 바람직하게는 비소를 이용함으로써 N- 불순물 영역보다 불순물 농도가 높은 N+ 불순물 영역이 된다. 결과적으로, 셀 영역(CA)은 가벼운 불순물 영역(120)과 무거운 불순물 영역(134)으로 LDD구조의 소오스/드레인 영역이 형성된다.
도 8을 참조하면, 상기 제3 포토레지스트 마스크(130)을 제거한다. 이어서, 상기 셀 영역 상에 제4 포토레지스트 마스크(136)를 형성한 후, 상기 코아/주변회로영역(PA)의 게이트 스페이서(128)를 등방성 식각하여 두께를 줄인다. 상기 게이트 스페이서(128)의 등방성 식각시 상기 식각 정지층(114)이 얕은 트랜치 분리 영역이나 반도체 기판 상의 손상을 방지하는 역할을 수행한다. 상기 코아/주변회로영역(PA)의 게이트 스페이서(128)의 두께를 줄이는 이유는 상기 코아/주변회로영역(PA)이 셀 영역(CA)보다 게이트 길이가 크기 때문에 쇼 채널 효과가 작고 게이트 스페이서(128)의 두께를 줄일수록 포화드레인 전류값이 증가하여 트랜지스터 특성이 좋아지기 때문이다.
계속하여, 상기 제4 포토레지스트 마스크(136)을 마스크로 상기 코아/주변회로영역(PA)에 불순물(138)을 주입하여 상기 가벼운 불순물 영역(126)과 인접하여 무거운 불순물 영역(140)을 형성한다. 상기 무거운 불순물 영역(140)는 가벼운 불순물 영역(126)에 추가적으로 불순물이 더 주입되는 영역으로, 상기 가벼운 불순물 영역(126)에 비하여 불순물 농도가 높은 영역이다. 예컨대, 상기 무거운 불순물 영역(140)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 상기 불순물(138)은 비소(또는 인) 또는 보론을 이용함으로써 N- 불순물 영역이나 P- 불순물 영역보다 불순물 농도가 높은 N+ 불순물 영역이나 P+ 불순물 영역이 된다. 결과적으로, 코아/주변회로영역(PA)은 가벼운 불순물 영역(126)과 무거운 불순물 영역(140)으로 LDD구조의 소오스/드레인 영역이 형성된다.
도 9을 참조하면, 상기 제4 포토레지스트 마스크(136)을 제거한다. 이어서, 상기 게이트 스택(112)의 양측벽에 형성되어 있는 게이트 스페이서(128)를 완전히 제거한다. 상기 게이트 스페이서(128)의 제거는 등방성 식각 방법을 이용하여 제거한다. 상기 게이트 스페이서(128) 제거를 위한 등방성 식각시 상기 식각 정지층(114)이 얕은 트랜치 분리 영역(102)이나 반도체 기판(100)의 표면 손상을 방지하는 역할을 수행한다. 상기 게이트 스페이서(128)를 제거하면 종래 기술에 비해 월등히 상기 게이트 스택(112) 사이의 거리를 넓힐 수 있어 후속의 게이트 스택(112) 사이에 제1 층간 절연막(142)을 매립할 때 보이드의 발생없이 완벽하게매립할 수 있다. 이렇게 게이트 스택(112) 사이의 거리, 즉 채널 길이를 길게 할 경우 앞서의 문턱 전압 조절을 위한 채널 스톱 불순물의 도즈량을 최소화할 수 있다.
도 10를 참조하면, 상기 게이트 스택(112) 사이를 채우는 제1 층간 절연막(142)을 형성한다. 상기 제1 층간 절연막(142)은 실리콘 산화막을 이용하여 형성한다. 상기 제1 층간 절연막(142)은 앞서 설명한 바와 같이 게이트 스페이서(128)를 제거한 후 형성하기 때문에 게이트 스택(112) 사이에 보이드의 발생 없이 게이트 스택(112) 사이를 충분히 매립할 수 있다. 상기 제1 층간 절연막(142)는 상기 게이트 스택(112) 사이를 채우도록 반도체 기판(100)의 전면에 실리콘 산화막을 형성한 후 상기 게이트 스택 상의 식각 정지막(114)을 식각 정지점으로 평탄화하여 형성한다. 상기 식각 정지막(114)의 평탄화는 화학기계적연마방법을 이용하여 수행한다. 이때, 상기 게이트 스택(112) 상의 식각 정지막(114)은 표면이 노출된다.
도 11을 참조하면, 상기 표면이 노출된 식각 정지막(114)과 게이트 희생 마스크(110)를 등방성 식각 방법을 이용하여 상기 게이트 도전층(106)이 노출되지 않게 적정 깊이로 식각하여 홈(groove, 144)을 형성한다. 상기 홈(144)은 상기 게이트 도전막(106) 상부에 형성되고, 상기 게이트 스택(112)보다 폭이 넓게 형성된다. 상기 식각 정지막(114)과 게이트 희생 마스크(110)의 등방성 식각은 인산 용액을 이용하여 식각하는데, 상기 인산 용액은 실리콘 질화막으로 이루어진 식각 정지막(114)과 게이트 희생 마스크(110)는 식각하지만, 실리콘 산화막으로 이루어지는 제1 층간 절연막은 식각하지 못한다.
도 12을 참조하면, 상기 게이트 도전막(106) 상부에 형성된 홈(144) 주위의 제1 층간 절연막(142)을 등방성 식각방법을 이용하여 식각하여 넓힘으로써 확장된 홈(144a)을 형성한다. 상기 확장된 홈(144a)은 제1 층간 절연막(142)을 불산 용액으로 식각하여 얻어진다. 상기 확장된 홈(144a)을 형성하기 위한 제1 층간 절연막(142)의 식각량은 소오스/드레인 콘택 저항과, 소오스/드레인 콘택과 게이트 패턴과의 거리를 고려하여 결정한다.
도 13를 참조하면, 상기 확장된 홈(144a)을 채우도록 콘택 마스크 패턴(146)를 형성한다. 상기 콘택 마스크 패턴(146)는 실리콘 질화막을 이용하여 형성한다. 상기 콘택 마스크 패턴(146)는 상기 확장된 홈(144a)을 채우도록 반도체 기판의 전면에 실리콘 질화막을 형성한 후 상기 제1 층간 절연막(142)의 표면을 식각 정지점으로 하여 평탄화함으로써 얻어진다. 상기 평탄화는 화학기계적연마방법을 이용하여 수행한다. 계속하여, 상기 콘택 마스크 패턴(146)가 형성된 반도체 기판(100)의 전면에 제2 층간 절연막(148)을 형성한다. 그리고, 상기 제2 층간 절연막(148) 상에 포토레지스트 패턴(149)을 형성한다.
도 14를 참조하면, 상기 포토레지스트 패턴을 마스크로 상기 제2 층간 절연막(148) 및 제1 층간 절연막(142)을 식각하여 셀 영역9CA) 상의 무거운 불순물 영역(134)를 노출하는 콘택홀(150)을 형성한다. 상기 제2 층간 절연막(148) 및 제1 층간 절연막(142)의 식각은 상기 콘택 마스크 패턴(146)에 셀프 얼라인된다.
도 15를 참조하면, 상기 콘택홀에 매립되면서 상기 셀 영역(CA)의 무거운 불순물 영역(134) 상에 콘택 패드(152a∼152c)를 형성한다. 상기 콘택 패드(152b)는 후에 비트 라인과 연결되는 DC 패드(direct contact pad)이며, 상기 콘택 패드(152a, 152c)는 후에 스토리지 전극과 연결되는 BC 패드(buried contact pad)이다. 이후의 제조 과정은 일반적인 디램 반도체 소자의 제조공정에 따른다.
상술한 바와 같이 본 발명의 디램 반도체 소자의 제조방법은 LDD 구조를 채용하면서도 게이트 스페이서를 제거한 후 층간 절연막을 증착하기 때문에 종래보다 게이트 스택 사이의 거리, 즉 채널 길이를 넓힐 수 있어 채널 스톱 불순물의 도즈량을 최소하면서도 문턱 전압을 조절할 수 있다.
그리고, 본 발명의 디램 반도체 소자의 제조방법은 콘택 마스크 패턴을 식각 마스크로 SAC 기술도 채용함으로써 콘택 패드도 용이하게 형성할 수 있다.

Claims (25)

  1. 비액티브 영역 및 액티브 영역이 한정된 반도체 기판 상에 게이트 패턴과 게이트 희생 마스크가 순차적으로 적층된 게이트 스택을 형성하는 단계;
    상기 게이트 스택를 둘러싸도록 상기 반도체 기판의 전면에 식각 정지막을 형성하는 단계;
    상기 게이트 스택 사이의 반도체 기판에 가벼운 불순물 영역을 형성하는 단계;
    상기 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서에 얼라인되면서 상기 가벼운 불순물 영역과 접하도록 무거운 불순물 영역을 형성하여 LDD 구조의 소오스/드레인을 형성하는 단계;
    상기 게이트 스택의 양측벽에 형성된 게이트 스페이서를 제거하는 단계;
    상기 게이트 스택 사이를 채우되 상기 식각 정지막의 표면을 노출하게끔 층간 절연막을 형성하는 단계;
    상기 표면이 노출된 식각 정지막과 게이트 희생 마스크를 식각하여 상기 게이트 스택을 구성하는 게이트 도전층 상부에 홈(groove)을 형성하는 단계;
    상기 홈을 채우는 콘택 마스크 패턴을 형성하는 단계;
    상기 콘택 마스크 패턴에 셀프 얼라인되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트 스택을 형성하기 전에 상기 반도체 기판의 전면에 채널 스톱 불순물을 이온주입하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 채널 스톱 불순물은 상기 반도체 기판이 p형 실리콘 기판일 경우는 보론을 이용하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트 희생 마스크, 식각 정지막 및 콘택 마스크 패턴은 실리콘 질화막으로 형성하고, 상기 층간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 가벼운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N-불순물 영역인 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 게이트 스페이서는 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 무거운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+불순물 영역인 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 게이트 도전층 상부에 형성된 홈은 상기 식각 정지막과 게이트 희생 마스크를 등방성 식각하여 얻어지는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 게이트 도전층 상부에 형성된 홈은 상기 게이트 스택의 폭보다 크게 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 게이트 도전층 상부에 홈을 형성할 때 상기 게이트 도전층은 노출되지 않게 하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 게이트 도전층 상부의 홈을 형성하는 단계 후에 상기 층간 절연막을 등방성 식각하여 상기 홈을 더 확장시키는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  12. 셀 영역과 코아/주변회로 영역으로 구분된 반도체 기판에 비액티브 영역 및 액티브 영역을 한정하는 단계;
    상기 비액티브 영역 및 액티브 영역이 한정된 반도체 기판 상에 게이트 패턴과 게이트 희생 마스크가 순차적으로 적층된 게이트 스택을 형성하는 단계;
    상기 게이트 스택를 둘러싸도록 상기 반도체 기판의 전면에 식각 정지막을 형성하는 단계;
    상기 셀 영역 및 코아/주변회로 영역의 상기 게이트 스택 사이의 반도체 기판에 가벼운 불순물 영역을 형성하는 단계;
    상기 셀 영역 및 코아/주변회로 영역의 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서에 얼라인되면서 상기 셀 영역 및 코아/주변회로 영역의 가벼운 불순물 영역과 접하도록 무거운 불순물 영역을 형성하여 LDD 구조의 소오스/드레인을 형성하는 단계;
    상기 게이트 스택의 양측벽의 게이트 스페이서를 제거하는 단계;
    상기 게이트 스택 사이를 채우되 상기 식각 정지막의 표면을 노출하게끔 층간 절연막을 형성하는 단계;
    상기 표면이 노출된 식각 정지막과 게이트 희생 마스크를 식각하여 상기 게이트 패턴을 구성하는 게이트 도전층 상부에 홈을 형성하는 단계;
    상기 홈을 채우는 콘택 마스크 패턴을 형성하는 단계;
    상기 콘택 마스크 패턴에 셀프 얼라인되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 게이트 스택을 형성하기 전에 상기 반도체 기판의 전면에 채널 스톱 불순물을 이온주입하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  14. 제12항에 있어서, 상기 채널 스톱 불순물은 상기 반도체 기판이 p형 실리콘 기판일 경우는 보론을 이용하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  15. 제12항에 있어서, 상기 게이트 희생 마스크, 식각 정지막 및 콘택 마스크 패턴은 실리콘 질화막으로 형성하고, 상기 층간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  16. 제12항에 있어서, 상기 셀 영역과 코아/주변회로 영역의 가벼운 불순물 영역은 따로 따로 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  17. 제12항에 있어서, 상기 셀 영역의 가벼운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N-불순물 영역인 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  18. 제12항에 있어서, 상기 게이트 스페이서는 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  19. 제12항에 있어서, 상기 셀 및 코아/주변회로 영역의 스페이서를 형성한 다음, 상기 코아/주변회로 영역의 게이트 스페이서를 더 식각하여 게이트 스페이서의 두께를 줄이는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  20. 제12항에 있어서, 상기 셀 영역과 코아/주변회로 영역의 무거운 불순물 영역은 따로 따로 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  21. 제12항에 있어서, 상기 셀 영역의 무거운 불순물 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+불순물 영역인 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  22. 제12항에 있어서, 상기 게이트 도전층 상부에 형성된 홈은 상기 게이트 스택의 폭보다 크게 형성하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  23. 제12에 있어서, 상기 게이트 도전층 상부에 홈을 형성할 때 상기 게이트 도전층은 노출되지 않게 하는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  24. 제12항에 있어서, 상기 게이트 도전층 상부에 형성된 홈은 상기 식각 정지막과 게이트 희생 마스크를 등방성 식각하여 얻어지는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
  25. 제12항에 있어서, 상기 게이트 도전층 상부에 홈을 형성하는 단계 후에 상기 층간 절연막을 등방성 식각하여 상기 홈을 더 확장시키는 것을 특징으로 하는 디램 반도체 소자의 제조방법.
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