KR20040038433A - 다마신 게이트 구조를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

다마신 게이트 구조를 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR20040038433A
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

다마신 게이트 구조를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 본 반도체 소자는 반도체 기판 상에 나란히 나열된 소오스 콘택 및 드레인 콘택을 구비하며, 상기 소오스 콘택 및 상기 드레인 콘택 사이에 개재되며 상기 반도체 기판을 가로지르는 워드라인을 구비한다. 상기 반도체 소자를 형성하는 방법에 따르면, 반도체 기판에, 반도체 기판을 침식하며 위로 소정거리 돌출된 소자분리막을 형성하고, 상기 소자분리막 사이를 도전막으로 채우고, 상기 도전막을 패터닝하여 서로 단락된 소오스 콘택 및 드레인 콘택을 형성하고, 상기 소오스 콘택과 상기 드레인 콘택 사이에 게이트 산화막 및 게이트 패턴을 다마신 방법으로 형성한다. 이로써, 좁은 채널 효과를 방지하고 누설전류를 방지할 수 있다.

Description

다마신 게이트 구조를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device with damascene gate structure and method of forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 좀 더 상세하게는 다마신 게이트 구조를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 좁은 채널 효과(short channel effect)를 줄이기 위해 다양한 구조의 반도체 소자가 연구되고 있다. 종래 기술의 일 예로 다마신 게이트 구조를 갖는 반도체 소자를 설명하기로 한다.
도 1은 종래기술에 따른 다마신 게이트 구조를 갖는 반도체 소자의 단면도를 나타내난다.
도 1을 참조하면, 반도체 기판(1)에 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 반도체 기판(1)의 소정영역을 패터닝하여 트렌치를 형성한다. 상기 트렌치의 내벽과 바닥을 덮는 게이트 산화막(5)을 형성하고, 상기 트렌치 안에 게이트 전극(7)을 형성한다. 상기 게이트 전극(7)의 양측으로 불순물 영역(9)을 형성하여 각각 소오스 영역과 드레인 영역을 완성한다. 상기 불순물 영역(9)은 이온주입 공정으로 형성되기에 상기 불순물 영역(9)과 상기 반도체 기판(1)과의 경계가 분명하지 않으며 또한 불순물이 확산이 잘 되기에 좁은 채널 효과를 유발할 수 있다. 상기 불순물 영역(9)이 도 1과 같이 상기 게이트 전극(7)의 깊이에 비해 얕게 형성될 경우, 채널길이가 길기때문에 좁은 채널 효과는 줄일 수 있으나, 소자의 속도가 느리다. 또한 형성과정 중에서 이방성 식각에 의해 트렌치를 형성하기에 트렌치 바닥이 불균일하고 그 후 형성되는 게이트 산화막도 불균일하여 누설전류가 발생한다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 좁은 채널 효과를 방지하면서 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
도 1은 종래기술에 따른 다마신 게이트 구조를 갖는 반도체 소자의 단면도를 나타내난다.
도 2는 본 발명의 바람직한 실시예에 따른 다마신 게이트 구조를 갖는 반도체 소자를 위에서 본 평면도를 나타낸다.
도 3은 본 발명의 바람직한 일 실시예에 따른 것으로, 도 2를 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들을 나타낸다.
도 4a 내지 도 4f는 도3의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5는 본 발명의 바람직한 이 실시예에 따른 것으로, 도 2를 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들을 나타낸다.
도 6은 본 발명의 바람직한 삼 실시예에 따른 것으로, 도 2를 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들을 나타낸다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 차례로 나열되는 소오스 콘택 및 드레인 콘택, 상기 소오스 콘택과 상기 드레인 콘택 사이에 개재되며 상기 반도체 기판을 가로지르는 워드라인, 상기 소오스 콘택과 상기 워드라인 사이 및 상기 드레인 콘택과 상기 워드라인 사이에 개재되는 절연막 패턴, 및 상기 워드라인과 상기 반도체 기판 사이에 개재되는 게이트 산화막을 구비한다.
상기 반도체 소자는 상기 게이트 산화막 하부의 반도체 기판에 형성된 불순물 영역을 더 구비할 수 있다. 상기 반도체 소자는 상기 소오스 콘택과 상기 반도체 기판 사이, 및 상기 드레인 콘택과 상기 반도체 기판 사이에 개재되는 실리콘 게르마늄층을 더 구비할 수 있다.
상기 반도체 소자에 있어서, 상기 소오스 콘택 및 상기 드레인 콘택은 바람직하게 폴리실리콘, 단결정실리콘, 실리콘게르마늄, 게르마늄, 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 및 티타늄 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어진다. 상기 절연막 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다. 상기 게이트 산화막은 상기 절연막 패턴과 동일한 물질로 이루어질 수 있으며, 상기 동일한 물질은 바람직하게 실리콘산화막보다 높은 유전율을 갖는 물질로, 상기 높은 유전율을 갖는 물질은 하프늄산화물, 지르코늄산화물, 및 알루미늄산화물로 이루어지는 그룹에서 선택되는 하나일 수 있다. 상기 소오스 콘택 및 드레인 콘택은 높이에 따라 농도가 다른 불순물을 내포할 수 있다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 마스크패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 반도체 기판에 산화막을 적층하여 상기 마스크 패턴 사이 및 상기 트렌치를 채운다. 상기 마스크 패턴을 평탄화 저지막으로 사용하여 상기 산화막을 평탄화하여, 상기 마스크 패턴 사이에 소자분리막을 남긴다. 상기 마스크 패턴을 제거한다. 제 1 도전막을 적층하여 상기 소자분리막 사이를 채운다. 상기 제 1 도전막의 소정영역을 패터닝하여 상기 반도체 기판을 노출시키는 그루브(groove)를 형성하여 상기 도전막을 서로 분리된 소오스 콘택 및 드레인 콘택으로 나눈다. 상기 그루브의 내측벽을 덮는 절연막 패턴을 형성한다. 상기 노출된 반도체 기판에 게이트 산화막을 형성한다. 제 2 도전막을 적층하여 상기 그루브를 채워 워드라인을 형성한다.
상기 방법에 있어서, 상기 게이트 산화막을 형성하기 전에, 상기 반도체 기판에 불순물 영역을 형성할 수 있다.
상기 방법에 있어서, 상기 마스크 패턴을 형성하기 전에, 상기 반도체 기판에 실리콘 게르마늄층을 형성할 수 있다. 상기 제 1 도전막은 폴리실리콘, 단결정실리콘, 실리콘게르마늄, 게르마늄, 니켈 실리사이드(NiSi), 코발트실리사이드(CoSi), 및 티타늄 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성될 수 있다. 상기 절연막 패턴은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.
상기 방법에 있어서, 상기 절연막 패턴과 상기 게이트 산화막은 동시에 동일한 물질로 형성될 수 있으며, 상기 동일한 물질은 바람직하게 실리콘 산화막보다 높은 유전율을 갖는 물질로, 하프늄산화물, 지르코늄산화물, 및 알루미늄산화물로 이루어지는 그룹에서 선택되는 하나일 수 있다.
상기 방법에 있어서, 상기 제 1 도전막을 적층할 때, 동시에 농도를 변화시키면서 불순물을 도핑할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. 도면에 있어서, 영역 a는 도 2의 반도체 소자를 I-I' 라인을 따라 자른 단면을, 그리고 영역 b는 II-II' 라인을 따라 자른 단면을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 다마신 게이트 구조를 갖는 반도체 소자를 위에서 본 평면도를 나타낸다.
<실시예 1>
도 3은 본 발명의 바람직한 일 실시예에 따른 것으로, 도 2를 I-I' 라인을 따라 자른 단면은 영역 a에, II-II' 라인을 따라 자른 단면은 영역 b에 나타나있다.
도 2 및 도 3을 참조하면, 반도체 기판(11) 상에 소오스 콘택(S, 23s)과 드레인 콘택(D, 23d)가 있다. 상기 소오스 콘택(23s)과 상기 드레인 콘택(23d) 사이에 차례로 적층된 게이트 폴리(31)와 워드라인(W, 33)이 상기 반도체 기판을 가로지른다. 상기 반도체 기판(11)의 상부를 파고들며 상기 소오스 콘택(23s) 및 상기 드레인 콘택(23d)과 접하는 소자분리막(19, FOX)이 존재한다. 상기 게이트 폴리(31)과 상기 워드라인(W, 32)으로 이루어지는 게이트 전극과 각각의 콘택(23s, 23d) 사이에는 절연막 패턴(25)이 개재된다. 상기 각각의 콘택(23s, 23d)과 상기 반도체 기판(11) 사이에는 실리콘 게르마늄층(12)이 개재된다. 상기 게이트 폴리(31)과 상기 반도체 기판(11) 사이에는 게이트 산화막(28c)이 개재되며 상기 실리콘 게르마늄층(12)의 측벽을 덮는다. 상기 게이트 폴리(31) 상에는 워드라인(W, 33)이 지난다. 상기 게이트 산화막(28c) 아래의 상기 반도체 기판(11)에는 불순물 영역(27)이 위치하여 채널역할을 한다.
상기 반도체 소자에 따르면, 종래의 소오스 영역과 드레인 영역이 반도체 기판내에 이온주입 공정에 의한 불순물 도핑으로 형성된 것과 다르게, 반도체 기판 상에 소오소 콘택 및 드레인 콘택이 도전막으로 이루어져 그 경계가 분명하고, 또한 게이트 전극을 사이에 두고 나란히 위치하므로 좁은 채널 효과를 방지할 수 있다. 또한 소오스 콘택 및 드레인 콘택이 각각 소오스 및 드레인 역할을 하면서 동시에 콘택도 되므로, 종래의 후속으로 콘택을 형성해야하는 공정의 번거로움이 없다.
도 4a 내지 도 4f는 도3의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4a를 참조하면, 반도체 기판(11) 상에 실리콘 게르마늄층(12), 패드 산화막(13) 및 마스크 막(14)을 차례로 형성한다. 상기 마스크 막(14)은 실리콘 질화막으로 형성할 수 있다.
도 4b를 참조하면, 상기 마스크막(14)을 패터닝하여 마스크 패턴(15)을 만든다. 상기 마스크 패턴(15)을 이용하여 상기 패드 산화막(13), 상기 실리콘 게르마늄층(12) 및 상기 반도체 기판(11)을 식각하여 트렌치(17)를 만든다. 산화막을 적층하여 상기 트렌치(17)를 산화막으로 채운 후, 상기 마스크 패턴(15)을 평탄화 저지막으로 이용하여 상기 산화막을 평탄화하여 상기 트렌치(17) 안에 소자분리막(19)을 남긴다.
도 4c를 참조하면, 상기 마스크 패턴(15)을 인산등의 용액으로 제거한다. 또한 상기 패드 산화막(13)도 불산등의 용액으로 제거하여 상기 실리콘 게르마늄층(12)을 노출시킨다. 상기 실리콘 게르마늄층(12) 상에 도전막(23)을 형성하여 상기 소자분리막(19) 사이를 채운다. 상기 도전층(23)은 폴리실리콘, 단결정실리콘, 실리콘게르마늄, 게르마늄, 니켈 실리사이드(NiSi), 코발트실리사이드(CoSi), 및 티타늄 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성할 수 있다.
도 4d를 참조하면, 상기 도전층(23)의 소정영역 및 인접하는 상기 소자분리막(19)을 패터닝하여 상기 도전층(23)을 서로 분리된 소오스 콘택(23s) 및 드레인 콘택(23d)으로 나누며 상기 실리콘 게르마늄층(12)을 노출시키는 그루브(groove, 24)를 형성한다. 이때, 상기 실리콘 게르마늄층(12)은 식각저지막의 역할을 한다. 상기 그루브(24)가 형성된 상기 반도체 기판(11)의 전면 상에 절연막을 콘포말하게 적층한다. 상기 절연막은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 상기 절연막 상에 희생막(미도시)을 적층한후 평탄화하여 상기 절연막의 상부를 제거한다. 상기 희생막을 제거하고, 포토레지스트 패턴(미도시)을 이용하는 이방성 식각을 통해 상기 그루브(24) 바닥의 상기 절연막을 제거하여 상기 그루브(24)의 측벽을 덮는 절연막 패턴(25)을 형성할 수 있다.
도 4e를 참조하면, 상기 절연막 패턴(25), 상기 각각의 콘택 콘택(23s, 23d)을 식각마스크로 이용하여 상기 실리콘 게르마늄층(12)을 선택적으로 제거하여 상기 반도체 기판(11)을 노출시킨다. 상기 실리콘 게르마늄층(12)만을 선택적으로 제거하기에 상기 노출된 반도체 기판(11)의 표면에 식각 손상이 상대적으로 적으며 이러한 손상은 어닐링 공정을 통해 치유할 수 있다. 상기 반도체 기판(11)에 희생산화막(미도시)을 콘포말하게 덮고 상기 그루브(24)의 바닥의 상기 반도체 기판(11)에 불순물 영역(27)을 형성한다. 상기 희생산화막을 제거한다. 상기 반도체 기판(11)을 열산화하여 상기 노출된 반도체 기판(11) 및 상기 실리콘 게르마늄층(12)의 측벽을 덮는 게이트 산화막(28c)을 형성하는 동시에 상기 각각의 콘택(23s, 23d) 상에 더미 산화막(28d)을 형성한다. 상기 반도체 기판(11) 상에 폴리실리콘막(30)을 적층하여 상기 그루브(24)를 채운다.
도 4f를 참조하면, 다마신 공정과 같이, 평탄화 공정으로 상기 폴리실리콘막(30)의 상부 및 상기 더미 산화막(28d)을 제거하여 상기 그루브(24) 안에 측벽이 절연막 패턴(25)으로 덮인 게이트 폴리(31)를 남긴다.
후속공정으로, 도 3을 참조하여, 상기 게이트 폴리(31)의 상부를 식각하여 홈을 형성하고, 상기 홈을 도전물질로 채워 워드라인(33)을 형성한다. 이때, 사염화탄소 및 수소등의 가스의 유량을 조절하여 인시튜(in-situ)로 진행할 수 있다.
<실시예 2>
도 5는 본 발명의 바람직한 다른 실시예에 따른 것으로, 도 2를 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들을 나타낸다.
도 5를 참조하면, 본 실시예에 따른 반도체 소자는, 도 3과 다르게, 상기 소오스 콘택(23s)및 상기 드레인 콘택(23d)과 상기 실리콘 게르마늄층(21) 사이에 불순물 도핑 농도가 다른 도전영역(22)을 포함한다. 이는 도 4c에서, 도전층(23)을 적층할때, 높이에 따라 농도가 다른 불순물을 도핑하여 형성할 수 있다.
<실시예 3>
도 6은 본 발명의 또다른 실시예에 따른 것으로, 도 2를 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들을 나타낸다.
도 6을 참조하면, 본 실시예에 반도체 소자는 도 3과 다르게 절연막 패턴을구비하지 않으며, 두꺼운 게이트 산화막(26)을 구비한다. 이때, 두꺼운 게이트 산화막(26)은 실리콘산화막보다 높은 유전율을 갖는 물질로 형성할 수 있으며, 바람직하게는 하프늄산화물, 지르코늄산화물, 및 알루미늄산화물로 이루어지는 그룹에서 선택되는 하나로 형성한다. 이로써, 게이트 산화막(26)의 두께를 증가시킬 수 있으며, 누설전류를 차단할 수 있다.
본 발명에 따른 반도체 소자에 따르면, 종래의 소오스 영역과 드레인 영역이 반도체 기판내에 이온주입 공정에 의한 불순물 도핑으로 형성된 것과 다르게, 반도체 기판 상에 소오소 콘택 및 드레인 콘택이 도전막으로 이루어져 그 경계가 분명하고, 또한 게이트 전극을 사이에 두고 나란히 위치하므로 좁은 채널 효과를 방지할 수 있다. 또한 소오스 콘택 및 드레인 콘택이 각각 소오스 및 드레인 역할을 하면서 동시에 콘택도 되므로, 종래의 후속으로 콘택을 형성해야하는 공정의 번거로움이 없다. 또한, 도 1과 비교할때, 채널영역으로 사용되는 반도체 기판의 식각 손상이 상대적으로 적으므로, 균일한 게이트 산화막을 형성하여 누설전류를 방지할 수 있다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 상에 차례로 나열되는 소오스 콘택 및 드레인 콘택;
    상기 소오스 콘택과 상기 드레인 콘택 사이에 개재되며 상기 반도체 기판을 가로지르는 워드라인;
    상기 소오스 콘택과 상기 워드라인 사이 및 상기 드레인 콘택과 상기 워드라인 사이에 개재되는 절연막 패턴; 및
    상기 워드라인과 상기 반도체 기판 사이에 개재되는 게이트 산화막을 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 산화막 하부의 반도체 기판에 형성된 불순물 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 소오스 콘택과 상기 반도체 기판 사이, 및 상기 드레인 콘택과 상기 반도체 기판 사이에 개재되는 실리콘 게르마늄층을 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 소오스 콘택 및 상기 드레인 콘택은 폴리실리콘, 단결정실리콘, 실리콘게르마늄, 게르마늄, 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 및 티타늄 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 절연막 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 산화막은 상기 절연막 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 동일한 물질은 실리콘산화막보다 높은 유전율을 갖는 물질인 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 높은 유전율을 갖는 물질은 하프늄산화물, 지르코늄산화물, 및 알루미늄산화물로 이루어지는 그룹에서 선택되는 하나인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 소오스 콘택 및 드레인 콘택은 높이에 따라 농도가 다른 불순물을 내포하고 있는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판 상에 마스크패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 반도체 기판을 패터닝하여 트렌치를 형성하는 단계;
    상기 반도체 기판에 산화막을 적층하여 상기 마스크 패턴 사이 및 상기 트렌치를 채우는 단계;
    상기 마스크 패턴을 평탄화 저지막으로 사용하여 상기 산화막을 평탄화하여, 상기 마스크 패턴 사이에 소자분리막을 남기는 단계;
    상기 마스크 패턴을 제거하는 단계;
    제 1 도전막을 적층하여 상기 소자분리막 사이를 채우는 단계;
    상기 제 1 도전막의 소정영역을 패터닝하여 상기 반도체 기판을 노출시키는 그루브(groove)를 형성하여 상기 도전막을 서로 분리된 소오스 콘택 및 드레인 콘택으로 나누는 단계;
    상기 그루브의 내측벽을 덮는 절연막 패턴을 형성하는 단계;
    상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계; 및
    제 2 도전막을 적층하여 상기 그루브를 채우는 단계를 구비하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 게이트 산화막을 형성하기 전에,
    상기 반도체 기판에 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 마스크 패턴을 형성하기 전에,
    상기 반도체 기판에 실리콘 게르마늄층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 제 1 도전막은 폴리실리콘, 단결정실리콘, 실리콘게르마늄, 게르마늄, 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 및 티타늄 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 10 항에 있어서,
    상기 절연막 패턴은 실리콘 질화막 또는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 10 항에 있어서,
    상기 절연막 패턴과 상기 게이트 산화막은 동시에 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 동일한 물질은 실리콘 산화막보다 높은 유전율을 갖는 물질인 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 높은 유전율을 갖는 물질은 하프늄산화물, 지르코늄산화물, 및 알루미늄산화물로 이루어지는 그룹에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 10 항에 있어서,
    상기 제 1 도전막을 적층할 때, 동시에 농도를 변화시키면서 불순물을 도핑하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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