KR970003169B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents
반도체 장치의 캐패시터 제조방법 Download PDFInfo
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Abstract
내용없음
Description
제1도는 종래방법에 따라 형성된 반도체 장치의 캐패시터 공정 단면도.
제2도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도.
＊도면의 주요부분에 대한 부호의 설명
1 :실리콘 기판 2, 7 : 패드 산화막
4, 18 :산화막 3, 16 : 질화막
8 :질화막 스페이서 5, 10, 20 : 포토레지스트
6, 26, 36 :P-채널 스탑 이온주입영역 9 : 필드산화막 12 : 게이트 전극 13 : 산화질화막 14 : 산화막 스페이서 15 : 소오스/드레인 영역 17 : 전하저장전극용 제1폴리실리콘막 19 : 전하저장전극용 제2폴리실리콘막
21 : 유전체막 22 : 플레이트 전극
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로, 특히 제한된 영역에서 캐패시터 용량을 극대화하기 위한 트랜치-스택형 전극구조를 갖는 반도체 장치의 캐패시터 제조방법법에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고 있어, 전하저장전극을 3차원 형상으로 형성하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.
제1도는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도로서, 이하 첨부된 도면을 참조하여 종래의 한정된 면적에서 전하저장전극의 유효면적을 최대화하기 위한 방법을 살펴본다.
먼저, 도면 제1도에 도시된 바와같이 전하저장전극의 가장자리 부분에서 소정의 높이를 가지고 상부로 연장된 형태의 단면구조를 형성한 후, 전하저장전극의 노출된 표면에 캐패시터 유전체막과 플레이트 전극을 형성하는 방법이다.
그러나, 상기 종래방법은 동이 셀 면적에서 캐패시터 용량의 증대에 한계가 있게 되며, 따라서, 초고집적 반도체 소자의 제조를 위해서는 캐패시터 용량의 증대가 더 필요하게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 주어진 셀 면적에서 캐패시터 용량이 최대화된 트렌치-스택형 전극구조를 갖는 3차원 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치에 있어서, 반도체 기판상에 제1패드 산화막, 제1산화방지막 및 회생막을 형성하는 단계; 상기 회생막상에 소자분리 영역 형성을 위한 포토레지스트 패턴을 형성하고, 이를 식각장벽으로 상기 회생막, 제1산화방지막 및 제1패드 산화막을 차례로 식각하여 소정부위의 반도체 기판을 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제1산화방지막을 식각 정지층으로한 식각공정에 의해 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 제2패드 산화막과 제2산화방지막을 차례로 형성하는 단계; 상기 트렌치 바닥에 소자분리 산화막을 형성하는 단계; 상기 제1 및 제2산화방지막을 제거하는 단계; 상기 반도체 기판상에 게이트 전극용 전도막 및 하드 마스크용 물질막을 형성하고, 게이트 전극용 마스크를 사용한 식각 공정에 의해 게이트 전극을 형성하는 단계; 저농도 이온주입 영역을 형성하는 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 고농도 이온주입 공정에 의해 소오스/드레인 영역을 형성하는 단계; 후속 평탄화막 식각공정시 하부막의 손상을 방지하기 위한 보호막을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 보호막 패턴을 형성하는 단계; 상기 보호막 패턴에 의해 노출된 제1 및 제2패드 산화막을 제거하는 단계; 전하저장전극용 제1전도막을 형성하고, 식각하여 패턴을 정의하는 단계; 전체구조 상부에 평탄화막을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 상기 평탄화막을 선택식각하여 소정부위의 상기 전하저장전극용 제1전도막 패턴을 노출시키는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계; 상기 평탄화막상에 수평으로 형성된 상기 전하저장전극용 제2전도막을 제거하여 전하저장전극용 제2전도막 패턴을 정의하여 최종적인 전하저장전극을 정의하는 단계; 상기 평탄화막을 제거하는 단계; 및 상기 전하저장전극상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도를 참조하여 본 발명을 상술하면, 제2도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도이다.
먼저, 제2도(a)는 실리콘 기판(1)상에 소정두께의 제1패드 산화막(2), 산화방지용 질화막(3)과 제1산화막(4)을 차례로 형성하고, 상기 산화막(4) 상부에 소자분리 마스크를 사용하여 제1포토레지스트 패턴(5)을 형성한 후, 상기 제1포토레지스트 패턴(5)을 식각장벽으로 하부의 실리콘기판(1)이 드러날때까지 상기 제1산화막(4), 질화막(3) 및 패드 산화막(2)의 소정부위를 건식식각 공정에 의해 차례로 제거한 다음, 상기 제1포토레지스트 패턴(5)을 이온주입 마스크로 1차 P-채널 스탑(Stop) 이온 주입 공정을 실사하여 제1P-채널스탑 이온 주입영역(6)을 형성한 단면도이다.
이때, 상기 제1산화막(4)은 후속 트랜치 형성을 위한 식각공정시 상기 산화방지용 질화막(3)이 손상되는 것을 방지하기 위한 보호막으로 형성된다.
제2도(b)는 상기 제1포토레지스트 패턴(5)을 제거하고 고온 열처리한 후, 상기 질화막(3)을 식각정지층으로한 식각공정에 의해 상기 실리콘 기판(1)을 0.5㎛ 내지 1.0㎛ 깊이로 식각하여 트렌치를 형성하고, 상기 질화막(3)을 이온주입 마스크로 2차 P-채널 스탑(Stop) 이온 주입 공정을 실시하여 제2P-채널 스탑 이온 주입영역(26)을 형성한 다음, 후속 소자 분리 영역 형성 공정시 상기 트렌치 측벽이 산화되는 것을 방지하기 위한 산화방지용 질화막 스페이서에 의한 스트레스를 방지하기 위하여 상기 트렌치 표면을 얇게 산화시켜 제2패스 산화막(7)을 형성하고, 질화막증착 및 식각공정에 의해 상기 트렌치 측벽에 질화막 스페이서(8)를 형성한 다음, 상기 질화막(3)과 질화막 스페이서(8)를 산화방지막으로한 열산화 공정에 의해 필드산화막(9)을 형성한 단면도이다.
제2도(c)는 상기 질화막(3) 및 질화막 스페이서(8)를 인산을 이용하여 제거한 다음, 후속 3차 P-채널 스탑 이온주입 영역 형성을 위한 이온 주입 마스크로 제2포토레지스터 패턴(10)을 형성한 후, 이를 이온 주입 마스크로 제3P-채널 스탑 이온 주입영역(36)을 형성한 단면도이다.
이때, 상기 제1 내지 제3P-채널 스탑 이온 주입영역 형성을 위한 불순물은 보론(Boron) 이온이다.
제2도(d)는 상기 이온 주입 마스크로 사용된 제2포토레지스트 패턴(10)을 제거하고, 도핑된 폴리실리콘막 및 하드 마스크용 물질막인 산화질화막(13)을 형성한 후, 게이트 전극 마스크를 사용한 식각 공정에 의해 게이트 전극(12) 및 소정부위의 실리콘 기판(1)과 트렌치된 부위의 필드산화막(9)상에 워드 라인 연결선(12`)을 형성한 다음, 역확산법에 의해 N형 불순물인 인(P) 또는 비소(As) 등을 확산시켜 소오스/드레인 영역(15)을 형성한 것을 도시한 것으로, 이때 미설명부호 “14”는 LDD 구조의 소오스/드레인 영역(15) 형성을 위한 산화막 스페이서를 나타낸다.
이어서, 제2도(e)는 후속 평탄화막인 산화막의 식각공정시 하부의 제1패스 산화막(2)이 식각되는 것을 방지하기 위한 보호막으로 100 내지 700Å 두께의 질화막(16)을 증착하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 상기 질화막(16)을 패터닝한 후, 상기 질화막(16)을 식각마스크로 상기 질화막(16)에 의해 노출된 상기 제1 및 제2패드 산화막(2, 7)을 불산(HF) 용액애 담구어(Dip) 제거한 다음, 전체구조 상부에 전하저장전극용 제1폴리실리콘막의 증착 및 불순물 도핑 공정을 실시하고, 사진 식각법에 의해 식각하여 전하저장전극용 제1폴리실리콘막(17)을 정의한 단면도이다.
제2도(f)는 전체구조 상부에 평탄화막으로 제2산화막(18)을 소정두께로 증착하여 평탄화하고, 전하저장전극용 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 상기 평탄화막인 제2산화막(18)을 선택식각하여 상기 전하저장전극용 제1폴리실리콘막(17)이 드러날때까지 상기 제2산화막(18)을 제거한 후, 전체구조 상부에 일정 두께로 전하저장전극용 제2폴리실리콘막(19)을 증착한 다음, 전체구조 상부에 제3포토레지스트(20)을 두껍게 도포하고, 에치백하여 평탄화한 단면도로써, 이때, 상기 제3포토레지스트(20)는 반드시 상기 전하저장전극용 제2폴리실리콘막(19)의 최상부면이 드러나도록 한다.
끝으로, 제2도(g)는 상기 제3포토레즈스트(20)를 식각장벽으로 상기 평탄화막인 제2산화막(18)이 드러날때까지 상기 산화막(18)상부에 수평으로 형성된 상기 전하저장전극용 제2폴리실리콘막(19)만을 제거하여 상기 전하저장전극용 제1폴리실리콘막(17)과 접하면서 수직한 구조를 갖는 전하저장전극용 제2폴리실리콘막(19)을 정의하여 최종적인 전하저장전극을 정의한다.
이어서, 상기 최종적인 전하저장전극 상부의 제3포토레지스트(20)를 제거하고, 상기 산화막(18)을 불화수소(HF)에 담그어(Dip) 완전히 제거한 후, 상기 전하저장전극 상부에 유전체막(21)을 형성한 다음, 플레이트 전극용 폴리실리콘막의 증착 및 식각 공정에 의해 플레이트전극(22)을 형성한 단면도이다.
상기와 같이 이루어지는 본 발명은 트렌치-스택형 전극구조를 갖는 3차원의 캐패시터를 제조함으로써, 주어진 셀 크기에서 전하저장전극의 유효면적을 최대한 증가시켜 캐패시터 실제 용량의 극대화를 이룰 수 있어, 소자의 특성 향상 및 신뢰성 향상의 효과를 얻을 수 있다.
Claims (13)
- 반도체 장치에 있어서, 반도체 기판상에 제1패드 산화막, 제1산화방지막 및 회생막을 형성하는 단계; 상기 회상막상에 소자분리 영역 형성을 위한 포토레지스트 패턴을 형성하고, 이를 식각장벽으로 상기 회생막, 제1산화방지막 및 제1패드 산화막을 차례로 식각하여 소정부위의 반도체 기판을 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제1산화방지막을 식각정지층으로한 식각공정에 의해 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 제2패드 산화막과 제2산화방지막을 차례로 형성하는 단계; 상기 트렌치 바닥에 소자분리 산화막을 형성하는 단계; 상기 제1 및 제2산화방지막을 제거하는 단계; 상기 반도체 기판상에 게이트 전극용 전도막 및 하드 마스크용 물질막을 형성하고, 게이트전극용 마스크를 사용한 식각 공정에 의해 게이트 전극을 형성하는 단계; 저농도 이온주입 영역을 형성하는 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 고농도 이온주입 공정에 의해 소오스/드레인 영역을 형성하는 단계; 후속 평탄화막 식각공정시 하부막의 손상을 방지하기 위한 보호막을 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 보호막 패턴을 형성하는 단계; 상기 보호막 패턴엔 의해 노출된 제1 및 제2패드 산화막을 제거하는 단계; 전하저장전극용 제1전도막을 형성하고, 식각하여 패턴을 정의하는 단계; 전체구조 상부에 평탄화막을 형성하고, 전하저장전극 콘택홀 형성용마스크를 사용한 식각 공정에 의해 상기 평탄화막을 선택식각하여 소정부위의 상기 전하저장전극용 제1전도막 패턴을 노출시키는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계; 상기 평탄화막상에 수평으로 형성된 상기 전하저장전극용 제2전도막을 제거하여 전하저장전극용 제2전도막 패턴을 정의하여 최종적인 전하저장전극을 정의하는 단계; 상기 평탄화막을 제거하는 단계; 및 상기 전하저장전극상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함해서 이루어진 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 회생막상에 소자분리 마스크를 사용하여 포토레지스트 패턴을 형성하고, 이를 식각장벽으로 상기 회생막, 제1산화방지막 및 제1패드 산화막을 차례로 식각하여 소정부위의 반도체 기판을 노출시키는 단계 다음에 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1채널 스탑 이온주입 공정을 실시하고, 상기 제1산화방지막을 식각정지층으로한 식각공정에 의해 소정깊이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계 다음에 상기 제1산화방지막을 이온주입 마스크로 사용해서 제2채널 스탑 이온주입 공정을 실시하고, 상기 트렌치 바닥에 소장분리 산화막을 형성하는 단계 다음에 제3채널 스탑 이온주입 공정을 실시하여 채널 스탑 이온주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제3채널 스탑 이온주입 공정시 소정부위의 반도체 기판상에 제3채널 스탑 이온주입 마스크를 사용하여 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 평탄화막상에 수평으로 형성된 상기 전하저장전극용 제2전도막을 제거하여 전하저장전극용 제2전도막 패턴을 정의하여 최종적인 전하저장전극을 정의하는 단계는 이전에 전체구조 상부에 포토레지스트를 도포한 후, 사이 전하저장전극용 제2전도막이 드러날때까지 에치백하여 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1 내지 제3채널 스탑 이온 주입 영역 형성을 위해 주입되는 이온을 고농도 P형(P+) 불순물인 붕소인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치 깊이는 약 0.5㎛ 내지 1.0㎛인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 및 제2산화방지막은 질화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 보호막은 질화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제8항에 있어서, 상기 질화막은 약 100Å 내지 700Å 정도 두께인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 소오스/드레인 영역 형성을 위한 이온주입 공정시 이온주입되는 불순물은 N형불순물인 인이온인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 소오스/드레인 영역 형성을 위한 이온주입 공정시 이온주입되는 불순물은 N형불순물인 비소이온인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 희생막은 산화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 평탄화막은 산화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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|---|---|
| KR950002024A KR950002024A (ko) | 1995-01-04 |
| KR970003169B1 true KR970003169B1 (ko) | 1997-03-14 |
Family
ID=19357300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930010708A KR970003169B1 (ko) | 1993-06-12 | 1993-06-12 | 반도체 장치의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970003169B1 (ko) |
-
1993
- 1993-06-12 KR KR1019930010708A patent/KR970003169B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950002024A (ko) | 1995-01-04 |
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