KR950002024A

KR950002024A - 캐패시터 제조방법

Info

Publication number: KR950002024A
Application number: KR1019930010708A
Authority: KR
Inventors: 박상훈; 최호영
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1993-06-12
Filing date: 1993-06-12
Publication date: 1995-01-04
Also published as: KR970003169B1

Abstract

본 발명은 제한된 영역에서 캐패시터 용량을 극대화하기 위한 트렌치-스택형 전극구조를 갖는 3차원 캐패시터 제조방법에 관한 것으로, 실리콘 기판(1)의 소정부의에 불순물 이온주입영역(6)을 형성하고 상기 제1불순물 이온주입영역(6) 형성부위에 트렌치를 형성하는 제1단계, 상기 트렌치 바닥에 불순물을 이온주입하여 제2불순물 이온주입영역(26)을 형성한 후 트렌치 표면을 산화시켜 제1산화막(7)을 형성하여 트렌치 바닥에 필드산화막(9)을 형성하는 제2단계와, 상기 트렌치를 중심으로 소정의 각도를 갖고 불순물을 주입 하여 제3불순물 이온 주입영역(36)을 형성한 다음 게이트전극(12,12′)을 실리콘 기판(1)과 트렌치의 필드산화막(9)상에 형성하는 제3단계, 상기 실리콘 기판(1)상에 형성된 게이트 전극 (12)의 소스, 드레인 형성을 위한 불순물을 주입하여 고농도Ｎ형 (Ｎ⁺) 불순물 영역(14)을 형성하고 게이트 전극(12,12′)을 절연용 제2산화막(13)으로 절연시키는 제4단계, 상기 실리콘 기판(1)상에 형성된 게이트전극(12)과 필드산화막(9)상에 형성된 게이트 전극(12′)상부에 걸쳐 제1전하저장전극(16)을 형성하는 제5단계, 전체구조 상부에 제3산화막(17)을 도포하여 평탄화하고 선택식각하여 상기 제1전하저장전극(16)을 형성하는 제5단계, 전체구조 상부에 제3산화막(17)을 도포하여 평탄화하고 선택식각하여 상기 제1전하저장전극(16)이 노출되도록 한 다음 폴리실리콘막을 증착하는 제6단계, 상기 제3산화막(17) 상부에 수평으로 형성된 폴리실리콘막만을 제거하고 제3산화막(17)을 제거하여 상기 제1전하저장전극(16)과 접하면서 수직한 구조를 갖는 제2전하저장전극(18)을 형성하는 제7단계, 상기 노출되어 있는 제1 및 제2전하저장전극(16,18)상에 유전체막(20)과 플레이트 전극(21)응 차례로 형성하는 제8단계를 포함하여 이루어짐으로서, 주어진 셀 크기에서 전하저장전극의 유효면적을 최대한 증가시킴으로써 캐패시터 실제 용량의 극대화를 이룰 수 있어, 소자의 특성 향상 및 신뢰성 향상의 효과를 얻을 수 있다.

Description

캐패시터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 일 실시예에 따른 캐패시터 형성 공정 단면도.

Claims

트렌치-스택형 전극구조를 갖는 3차원 캐패시터 제조방법에 있어서, 실리콘 기판(1)의 소정부위에 불순물 이온주입영역(6)을 형성하고 상기 제1불순물 이온주입영역(6) 형성부위에 트렌치를 형성하는 제1단계, 상기 트렌치 바닥에 불순물을 이온주입하여 제2불순물 이온주입영역(26)을 형성한 후 트렌치 표면을 산화시켜 제1산화막(7)을 형성하여 트렌치 바닥에 필드산화막(9)을 형성하는 제2단계와, 상기 트렌치를 중심으로 소정의 각도를 갖고 불순물을 주입 하여 제3불순물 이온 주입영역(36)을 형성한 다음 게이트전극(12,12')을 실리콘 기판(1)과 트렌치의 필드산화막(9)상에 형성하는 제3단계, 상기 실리콘 기판(1)상에 형성된 게이트 전극 (12)의 소스, 드레인 형성을 위한 불순물을 주입하여 고농도Ｎ형 (Ｎ⁺) 불순물 영역(14)을 형성하고 게이트 전극(12,12′)을 절연용 제2산화막(13)으로 절연시키는 제4단계, 상기 실리콘 기판(1)상에 형성된 게이트전극(12)과 필드산화막(9)상에 형성된 게이트 전극(12′)상부에 걸쳐 제1전하저장전극(16)을 형성하는 제5단계, 전체구조 상부에 제3산화막(17)을 도포하여 평탄화하고 선택식각하여 상기 제1전하저장전극(16)이 노출되도록 한 다음 폴리실리콘막을 증착하는 제6단계, 상기 제3산화막(17) 상부에 수평으로 형성된 폴리실리콘막만을 제거하고 제3산화막(17)을 제거하여 상기 제1전하저장전극(16)과 접하면서 수직한 구조를 갖는 제2전하저장전극(18)을 형성하는 제7단계, 상기 노출되어 있는 제1 및 제2전하저장전극(16,18)상에 유전체막(20)과 플레이트 전극(21)을 차례로 형성하는 제8단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
제1항에 있어서, 상기 제1단계는 실리콘 기판(1)상에 소정두께의 제4산화막(2), 제1질화막(3), 제5산화막(4)을 차례로 형성하고, 제1감광막(5)으로 패턴을 형성한 다음, 상기 제1감광막(5), 제2산화막(4), 제1질화막(3), 제1산화막(2)을 건식식각하여 소정부위를 제거한 다음, 불순물 이온주입영역(6)을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
제2항에 있어서, 상기 제2단계는 상기 제1질화막(3), 제4산화막(2), 제1산화막(7)측벽에 스페이서 질화막(8)을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
제2항에 있어서, 상기 트렌치 깊이는 0.5내지 1.0마이크로미터인 것을 특징으로 하는 캐패시터 제조방법.
제1항에 있어서, 상기 제1,제2,제3불순물 주입이온이 붕소로써 고농도Ｐ형(Ｐ⁺)영역을 형성하도록 하는 것을 특징으로 하는 캐패시터 제조방법.
제1항에 있어서, 상기 제5단계는 전체구조 상부에 제2질화막(15)을 100내지 700Å두께로 형성한 다음 소정 부위를 제거하고, 폴리실리콘을 증착한 후 소정의 불순물을 도핑한 다음 잔류되어 있는 제2질화막(15)을 식각정지층으로 폴리실리콘막을 식각하여 제1전하저장전극(16)을 형성하는 것을 특징으로 하는 캐패시터 제조방법.
제1항에 있어서, 상기 제7단계는 산화막(17)을 소정두께로 증착하여 평탄화한 후, 소정부위를 제거하여 상기 제1전하저장전극(16)이 드러나도록 한 다음, 도핑된 폴리실리콘을 증착한 후, 제3감광막(19)을 사용하여 평탄화하는 것을 특징으로 하는 캐패시터 제조방법.
제7항에 있어서, 상기 제8단계는 상기 제2전하저장전극(18) 상부의 제3 감광막(19)을 제거하고, 상기 평탄화된 제5산화막(17)을 불화수소로 완전히 제거한 다음, 캐패시터 유전체막(20)을 형성한 후 폴리실리콘을 증착 및 식각하여 플레이트 전극(21)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
제1항에 있어서, 상기 제4단계의 Ｎ⁺불순물영역(14) 형성을 위한 주입 불순물이 인이온 또는 비소이온인 것을 특징으로 하는 캐패시터 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.