KR920006755B1 - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1f도는 본 발명의 제조공정 흐름도
제2도는 본 발명의 의해 형성된 반도체 메모리 소자의 주요부분의 확대도
제3도 및 제4도는 종래 기술에 의해 형성된 메모리 소자의 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 실리콘 질화막
3 : CVD 산화막 4 : 패드산화막
5 : 폴리실리콘 6 : 하부잔류 폴리실리콘
7 : CVD 산화막 8 : P+도우핑영역
9 : 매몰용 폴리실리콘 10 : 피일드 산화막
15, 16 : 캐퍼시터유전체
본 발명은 트랜치구조의 캐퍼시터를 가진 DRAM 메모리 소자의 제조공정에 관한 것으로서, 특히 집적도 증가에 따라 트랜치 폭이 좁아질 경우 트랜치 하부가 날카롭게 형성되는 문제가 생기며, 이것에 이해 캐퍼시터용 유전막 형성시 부분적 박막화 현상이 발생하여 소자 동작시 절연파괴나 누설 전류의 큰 요인이 되며, 따라서 이러한 문제점을 해결하기 위해 트랜치 하부의 날카로운 모서리를 차폐하는 제조방법에 관한 것이다.
제3도 및 제4도의 도면을 참조하여 종래기술의 문제점을 설명하면, 종래의 반응성 이온에칭(R.I.E) 방식을 이용하여 단결정 실리콘을 기판에 대해 수직으로 에칭하여 유효면적을 증가시키는 트랜치에칭 공정에서는 트랜치를 형성하는 마스크의 폭이 1.0μm이하로 감소할 경우, 깊히 에칭 할수록 입사하는 에칭용 이온의 측면 충돌과 산란에 의해 트랜치하부가 "
"형과 같이 날카롭게 형성되며, 이에 따라 캐퍼시터용 유전체를 형성할때 날카로운 부분의 응력에 의해 유전체막 형성이 억제되어 원하는 두께만큼의 유전체를 형성하지 못하여 상대적으로 낮은 절연파괴 내성을 갖게되며, 소자 동작시 밑바닥 부분에 전계가 집중되어 절연파괴가 쉽게 일어남으로써 캐퍼시터의 전하축적 동작을 상실하게 되는 문제점을 안고 있다.(제3도 참조)
또한 제4도와 같이 트랜치 밑바닥이 평평하게 형성되더라도 바닥과 측면이 만나는 모서리 부분에서도 상기와 같은 현상이 발생하는 문제점이 있었다.
본 발명의 주목적은 트랜치 하부의 날카로운 모서리 부분의 열화에 따른 특성저하를 방지하기 위한 반도체 메모리 소자의 제조방법을 제공하는데 있으며, 본 발명의 또 다른 목적은 P+도우핑영역을 트랜치 측면의 일정부분에 선택적으로 용이하게 형성될 수 있도록 한 반도체 메모리 소자의 제조방법을 제공하는데 있다.
본 발명은 이러한 목적을 달성하기 위해 트랜치 하부의 "
"형 부분에 절연용 폴리실리콘을 형성한 후 그 위에 캐퍼시터용 유전체막을 형성하게 한 점과 스탭커버리지(step-coverage)가 낮은 저온 산화막을 트랜치 측면 일부에 형성한 후 그것을 측면 보호마스크로 하고 이온 주입을 실시하여 P+도우핑 영역의 형성을 단순화 시킨점에 특징이 있다.
이하 본 발명 제조공정의 일실시예를 첨부도면을 참조하여 설명하면 다음과 같다.
제1a도 내지 제1f도는 본 발명의 제조공정 흐름도를, 제2도는 본 발명에 의해 형성된 주요 부분의 확대도를 각각 나타내며, 이러한 도면을 참조하여 본 발명을 설명하기로 한다.
제la도에서 1은 실리콘 기판을, 2는 실리콘 질학막을, 3은 CVD 산화막을, 4는 패드산화막을 각각 나타낸다. 실리콘 기판(1)상에 공지의 방법에 의해 패드산화막(4)을 100 내지 300Å의 두께로 형성한 후 계속하여 1500Å 두께의 실리콘 질화막(2)과 6000 내지 9000Å 두께의 CVD 산화막(3)의 이중층, 또는 6000 내지9000Å 두께의 CVD 산화막 단일층(3)을 도포한다.
상기 도포된 층 위에 공지의 포토마스킹 공정에 의해 트랜치패턴을 형성하고, 그 마스크를 이용하여 상기 패드산화막(4)과 CVD 산화막(3), 또는 패드산화막(4)과 CVD 산화막(3)과 실리콘질화막(2)층을 CHF3가 100 SCCM, O2가 10SCCM, 압력은 50mT, 전력은 1500W로한 반응성이 이온에칭방법에 의해 연속적으로 에칭하여 실리콘 기판(1)이 노출되도록 한다. 이어서 제1a도에서의 "
"형 트랜치가 형성될 때 까지 계속 트랜치 에칭을 실시한다.
제1b도에서, 5는 폴리실리콘을, 14는 측면보호용 산화막을 각각 나타낸다. 트랜치 에칭이 끝난 웨이퍼에 열산화방법을 이용하여 트랜치 내부에 300 내지 1000Å 사이의 측면보호용 산화막(14)을 성장시킨 후, 계속해서 공지의 LPCVD방법을 이용해 폴리실리콘(5)을 도포한다. 이애 폴리실리콘(5)의 두께는 적당히 조절하여, "
"형 부분의 하부 모서리 두께가 0.5 내지 1.0μm정도로 되게 한다.
제1c도에서, 6은 역삼각형(▽)모양의 하부잔류 폴리실리콘을 나타낸다.
다음에 CF4를 150SCCM로, O2를 50SCCM로, 압력을 450mT로, 전력을 200W로한 원통형(BarrelType)등방성 플라즈마에칭 방법을 이용하여 상기 폴리실리콘을 에칭하며, 이때 측면의 폴리실리콘(5) 두께보다 하부 모서리에 도포된 폴리실리콘이 두꺼우므로 하부 모서리에만 폴리실리콘(6)이 남게 된다.
제1d도에서 7은 CVD 산화막을, 8은 P+도우핑영역을 각각 나타낸다.
상기 폴리실리콘(5) 에칭, 후에 노출된 측면 보호용 산화막(14)은 공지의 완충불산용액에 의해 에칭한 후그 상부에 CVD 산화막(7)을 도포한다. 이때 표면을 따라 도포되는 산화막 형성시 트랜치 내부로 들어갈수록 도포되는 입자의 입자숫자가 줄어 듦으로서 두께가 얇아지게 되며 CVD 산화막의 두께를 조절함으로써 산화막이 도포된 부분이 트랜치 상부로부터 2 내지 3μm정도가 되도록 한다. 이때 CVD 산화막에 의해 트랜치 측면에 도포되는 두께의 기울기를 가지게 한후 공지의 희석 불산용액(HF)을 이용하여, CVD 산화막이 이 도포된 부분이 트랜치 상부로부터 2 내지 3μm로 되도록 하는 공정도 가능하다.
상기 웨이퍼상에 P형 불순물을 이온주입방법에 의해 주입할 경우 트랜치 측면에 형성되어 있는 CVD 산화막{7)에 의해 이 부분의 불순물 주입이 저해되므로 트랜치 상부로부터 2 내지 3μm아래 영역에만 P+도우핑 영역을 형성하게 된다.
이러한 P+층은 차후 트랜치 캐퍼시터 동작시 내부전극에 관계없이 전압이 인가될 경우 유전체 반대측 전극에 형성되는 공핍(depletion)층 두께를 최소화 하여 유효캐퍼시턴스 용량을 크게하는 목적으로 쓰이며, 게이트의 소오스/드레인 영역과는 일정거리 분리되어야 한다. 다음에, 상기 CVD 산화막(7)을 습식(wet)에칭방법으로 제거한 후 캐퍼시터 유전체(15)를 산화막 단일층 또는 산화막과 질화막으로 이루어지는 다층 구조형성방법에 의해 형성하고 폴리실리콘(9)으로 15000Å 이상 두껍게 도포하여 트랜치를 완전히 매몰한 후 공지의 폴리실리콘 에치백(Etchback)방법 또는 전면 기계적 연마방법에 의해 평탄화하여 제1e도와 같은 구조를 완성한다.
다음에, 공지의 방법에 의해 피일드 산화막 층(10)을 형성하고 게이트 산화막, 게이트 전극형성(11), 소오스/드레인 불순물(12)주입, 소오스-트랜치 연결 전극(13)형성 공정을 실시하여 제1f도와 같이 완성한다.
이상에서 설명한 본 발명에 따르면 트랜치 폭이 1.0μm 미만인 트랜치 홈형성 하부에 생기는 날카로운 모서리 부분에 기인한 소자 특성열화, 즉 축적용 유전체 열화를 방지할 수 있으며, 트랜치 깊이에 따라 감소하는 CVD 산화막의 두께를 이용하여 선택적으로 P+영역을 형성함으로써 공정을 극히 단순화 시킨 유용한 발명인 것이다.
Claims (6)
- (a) 실리콘 기판상에 실리콘 질화막(2)과 CVD 산화막(3)의 이중층, 또는 CVD 산화막(3)의 단일층을 도포한 후 포토마스킹 공정에 의해 트랜치 패턴을 형성하는 공정,(b) 상기 트랜치 패턴이 형성된 마스크에 의해 반응성 트랜치에칭을 실시하는 공정,(c) 트랜치의 측면에 측면보호용 열산화막(14)을 형성하고 상부에 폴리실리콘(5)을 도포하는 공정,(d) 상기 폴리실리콘(5)을 에칭하면서 트랜치 하부의 ""형 부분에 형성된 하부잔류 폴리실리콘(6) 만을 남기는 공정,
(e) 상기 측면 보호용 열산화막(14)을 제거한 후 P+도우핑영역을 형성하는 공정,(f) 상기 트랜치에 캐퍼시터용 유전막(15)을 형성하고 그 위에 폴리실리콘을 매몰시킨 후 표면을 평탄화 시키는 공정,(g) 피일드 산화막(10), 게이트 전극(11), 게이트 산화막, 소오스/드레인 불순물 영역(12), 및 소오스-트랜치 연결 전극(13)을 형성하는 공정으로 이루어져, 상기 트랜치 하부에 형성된 ""형의 모서리 부분에 절연층을 형성함으로써 커패시터 유전체 열화를 억제하도록 한 것을 특징으로하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, (c)공정의 열산화막(14)의 두께는 300Å 내지 1000Å이 되도록 한 것을 특징으로하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, (e)의 공정은 상기 측면 보호용 열산화막(14)을 제거한 후 상부에 일정두께의 CVD산화막(7)을 형성하여 트랜치 측면에 상기 산화막을 일부 형성하는 공정, 및 상기 측면 산화막(7)을 측면보호마스크로하고 이온 주입을 실시하여 일정 깊이 아래에 P+도우핑 영역을 형성하는 공정을 포함하여, 선택적으로 P+도우핑 영역을 형성할 수 있도록 한 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, (d)의 공정은 트랜치 하부에 형성된 "▽"형 하부잔류 폴리실리콘의 표면 높이가 트랜치 최하부 정점보다 0.5 내지 1.0μm 높게 위치 하도록 폴리실리콘 두께를 조절하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제3항에 있어서, (e)의 공정은 트랜치의 상부로부터 트랜치 측면에 일부 형성된 CVD 산화막(7)의 두께가 트랜치의 하부로 향할수록 좁아 지도록 기울기를 갖게하는 공정을 포함하는 것을 특징으로하는 반도체 메모리 소자의 제조방법.
- 제5항에 있어서, (e)의 공정은 트랜치 측면에 형성된 CVD 산화막(7)의 형성 깊이가 트랜치 상부로부터 2-3μm가 되도록 산화막 두께를 조절하는 공정을 포함하는 것을 특징으로하는 반도체 메모리 소자의 제조방법.
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