KR0136920B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
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Abstract
내용없음
Description
제 1 도 (가)-(마)는 종래의 DRAM셀의 제조공정도.
제 2 도 (가)-(아)는 본 발명에 따른 DRAM셀의 제조공정도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판11 : 게이트산화막
12 : 게이트13 : 사이드윌
14 : 필드산화물15 : 소오스/드레인영역
16 : 저온산화막17 : 배리드콘택
18 : 스토리지노드용 폴리실리콘막19 : 캐피시터 유전체막
20 : 플레이트노드용 폴리실리콘막28 : 패드산화막
29-31 : 포토레지스트
본 발명은 반도체소자에 관한 것으로서, 특히 스토리지노드와 플레이트노드형성을 위한 폴리 에치(Ploy Etch)시 단차에 의한 리본(ribbon) 생성방지 및 소자의 손상(damage)을 방지하도록 한 DRAM셀의 제조방법에 관한 것이다.
제 1 도 (가)-(마)는 종래의 DRAM 제조공정을 나타낸 것으로써, 제 1 도 (가)에 도시한 바와 같이, 기판(10)상에 격리용 필드산화막(14)을 형성하고, 게이트산화막(11)과 게이트(12)를 형성하며, 게이트(12)간의 절연(isolation)과 폴리 에치(Poly Etch)시 리본이 생기는 것을 방지하기 위한 사이드 윌(Side Wall)(13)을 게이트(12) 양측에 형성한다.
이어서, 기판으로 불순물을 이온 주입하여 게이트(12) 양측의 기판내에 소오스/드레인영역(15)을 형성한다.
제 1 도 (나)에 도시한 바와 같이, 기판 전면에 저온산화막(LTO : Low Temperature Oxidation)(16)을 증착하고, 상기 소오스/드레인영역(15)중 한 영역상의 저온산화막(16)을 제거하여 후속공정에서 형성될 스토리지 노드와 상기 소오스/드레인영역(15)과의 접촉을 위한 배리드콘택(17)을 형성한다.
제 1 도 (다)에 도시한 바와 같이, 스토리지노드용 실리콘막을 기판 전면에 증착하고 마스크 작업을 하여 캐패시터 영역을 한정하고, 캐패시터 영역이외의 폴리실리콘막을 제거하여 스토리지노드(18)를 형성한다.
제 1 도 (라)에 도시된 바와 같이, 스토리지노드의 표면상에 고유전물질(High Dielect ric Material)을 증착하여 캐패시터 유전체막(19)을 형성한다.
제 1 도 (마)에 도시된 바와 같이 기판 전면에 걸쳐 플레이트 노드용 폴리실리콘막을 증착한다.
이어서, 마스크작업을 하여 캐패시터영역을 한정하며, 폴리실리콘막을 식각하여 플레이트노드(20)을 형성한다.
이로써, 종래의 DRAM셀이 제조된다.
그러나, 이와 같은 종래의 DRAM셀의 제조방법은 스토리지노드와 플레이트 노드를 형성하기 위한 폴리실리콘막의 식각시 이들의 단차가 높을 경우 게이트 측면의 폴리실리콘막이 완전히 제거되지 않고 남게 되는 리본 현상이 생길 우려가 있다.
또한, 이 리본현상이 생기는 것을 방지하기 위하여 과도한 식각을 하게 되면 메모리에 손상을 초래하게 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 단차를 감소시켜 스토리지노드와 플레이토노드형성을 위한 식각공정시 다결정 실리콘의 잔유물(ribbon)이 남는 것을 방지하고, 또한 소자의 손상을 방지하기 위한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이하 본 발명의 실시예에 따른 DRAM셀의 제조방법을 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제 2 도 (가)-(아)는 본 발명의 실시예에 따른 DRAM셀의 제조 공정도이다.
제 2 도 (가)를 참조하면, 반도체기판(10)상에 필드산화막(14)을 형성하고, 게이트산화막(11)과 게이트(12)를 순차 형성한다.
이어서, 게이트(12)간의 격리를 위한 사이드윌(13)을 형성하고, 사이드윌(13)과 게이트(12)를 마스크로 하여 기판(11)으로 불순물을 이온 주입하여 소오스/드레인영역(15)을 형성한다.
제 2 도 (나)에 도시된 바와 같이 저온산화막(LTO)(16)을 두껍게 증착하고, 이어서 에치 백(etch back)을 통한 평탄화(planarization)을 위하여 평탄화용 중간층(29)을 도포한다.
평탄화용 중간층(29)으로 포토레지스트막이 사용된다.
제 2 도 (다)에 도시된 바와 같이, 저온산화막(16)과 평탄화용 중간층(29)을 같은 식각비(etch rate)로 에치백하여 평탄화된 저온산화막(16)을 형성한다.
이어서, 남아있는 평탄화용 중간층(29)을 제거한다.
제 2 도 (라)에 도시된 바와 같이, 패드산화막을 형성하기 위해 평탄화된 저온산화막(16)상에 포토레지스트막(30)을 도포하고, 패드산화막이 형성될 부분을 한정하여 그 이외부분의 포토레지스트막(30)을 제거한다.
이어서, 저온산화막(16)의 포토레지스트막(30)보다 훨씬 큰 식각비로 에치백을 한다.
따라서, 포토레지스트막(30)은 상대적으로 식각이 덜되어 그외 하부에는 저온 산화막으로 된 두꺼운 패드산화막(28)이 형성되고, 나머지는 포토레지스트막(30)보다 상대적으로 식각이 많이 되어 얇은 저온산화막(16)이 형성된다.
제 2 도 (마)에 도시된 바와 같이, 포토레지스트막(30)을 제거하고, 후속 공정에서 형성될 스토리지노드와 액티브영역인 소오스/드레인영역(15)간의 접촉을 위해 캐패시터영역에 해당하는 소오스/드레인영역(15)중 한 영역상의 얇은 저온산화막(16)을 제거하여 배리드 콘택(17)을 형성한다.
제 2 도 (바)에 도시된 바와 같이, 스토리지노드용 폴리실리콘막(18)을 증착하고, 그 위에 포토레지스트막(31)을 도포한다.
마스크 작업을 하여 캐패시터영역 이외의 포토레지스트막(31)을 제거한다.
제 2 도 (사)에 도시된 바와 같이 노출된 폴리실리콘막(18)을 제거하여 스토리지노드를 형성한다.
이때, 두꺼운 저온산화막으로 된 패드산화막(28)은 오버에치되어 패드산화막(28)에 요철부가 형성된다.
이어서, 스토리지노드의 표면에 고유전물질을 증착하여 캐패시터 유전체막(19)을 형성한다.
제 2 도 (아)에 도시된 바와 같이, 상기 캐패시터 유전체막(19)위에 플레이트로 사용할 폴리실리콘막을 증착하고 캐패시터영역 이외의 폴리실리콘막을 제거하여 플레이트노드(20)를 형성한다.
이로써, 본 발명의 DRAM셀이 얻어진다.
따라서 본 발명에 따른 DRAM의 제조방법은 두꺼운 저온산화막으로 된 패드산화막을 이용하여 단차를 감소시켜 줌으로써 스토리지노드용 폴리실리콘막과 플레이트노드용 폴리실리콘막의 에치시 리본이 생기는 것을 방지할 수 있으며, 에치시 단차가 거의 없으므로 오버에치를 약간만 해주어도 되므로 소자의 손상을 방지할 수 있으며, 패드산화막에 형성된 요철부에 의해 캐패시터 면적이 증가하게 되어 캐패시턴스가 증가하게 되는 효과를 갖게 된다.
Claims (1)
- 반도체기판(10)상에 필드산화막(14)을 형성하고, 게이트산화막(11)과 게이트(12)를 형성하는 공정과, 게이트(12)간의 절열을 위해 게이트(12) 양측에 사이등월(13)을 형성하는 공정과, 게이트(12)와 사이드윌(13)을 마스크로 하여 기판으로 불순물을 이온 주입하여 소오스/드레인영역(15)을 형성하는 공정과, 기판전면에 걸쳐 두꺼운 저온산화막(16)과 평탄화용 중간층(29)을 형성하는 공정과, 두꺼운 저온산화막(16)과 평탄화용 증간층(29)을 동일 식각비로 식각하여 두꺼운 저온산화막(16)을 평탄화시키는 공정과, 저온산화막(16)상에 포토레지스트막(30)을 도포하고, 캐패시터영역 이외에만 남겨두는 공정과, 상기 포토레지스트막(30)보다 저온산화막(16)이 상대적으로 큰 식각비로 식각하여 상기 소오스/드레인영역중 캐패시터영역 이외의 한 영역의 상측에만 두꺼운 저온산화막으로된 패드산화막(29)을 형성하고, 나머지 부분은 얇은 저온산화막(16)을 형성하는 공정과, 상기 소오스/드레인영역중 다른 영역의 상측의 얇은 저온산화막(16)을 제거하여 배리드 콘택(17)을 형성하는 공정과, 기판 전면에 폴리실리콘막을 증착하고, 캐패시터영역을 제외한 폴리실리콘막을 제거하여 스토리지노드(18)을 형성하는 공정과, 스토리지노드(18)의 표면상에 캐패시터 유전체막(19)을 형성하는 공정과, 기판 전면에 폴리실리콘막을 증착하고 캐패시터 영역을 제외한 폴리실리콘막을 제거하여 플레이토노드(20)을 형성하는 공정을 포함하는 반도체소자의 제조방법.
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