KR0140704B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법

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KR0140704B1
KR0140704B1 KR1019890012082A KR890012082A KR0140704B1 KR 0140704 B1 KR0140704 B1 KR 0140704B1 KR 1019890012082 A KR1019890012082 A KR 1019890012082A KR 890012082 A KR890012082 A KR 890012082A KR 0140704 B1 KR0140704 B1 KR 0140704B1
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문정환
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Abstract

내용없음

Description

반도체소자의 제조방법
제 1도(a)-(e)는 종래의 DRAM셀의 제조공정 단면도
제 2도(a)-(h)는 본 발명에 따른 DRAM셀의 제조공정 단면도
*도면의 주요부분에 대한 부호의 설명*
10 : 기판 11 : 게이트 산화막
12 : 게이트 13 : 사이드월
14 : 필드산화막 15 : 소오스/드레인영역
16 : 저온산화막 17 : 배리드콘택
18 : 스토리지 노드용 폴리 실리콘막 19 : 캐패시터 유전체막
20 : 플레이트용 폴리 실리콘막 24 : BPSG막
26, 27 : 포토 레지스트막
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 BPSG 플래너리제이션(planarization)을 이용하여 폴리에치(Poly Etch)시 단차에 의한 리본(ribbon) 생성방지 및 소자의 손상(damage)을 방지할 수 있는 DRAM의 제조방법에 관한 것이다.
제 1 도(a)-(e)는 종래의 DRAM 제조공정을 나타낸 것으로써 제 1 도 (a)에 도시한 바와 같이, 기판(10)상에 격리용 필드산화막(14)을 형성하고, 게이트 산화막(11)과 게이트(12)를 형성하며, 게이트(12)간의 절연(isolation)과 폴리에치(Poly Etch)시 리본이 생기는 것을 방지하기 위한 사이드월(Side Wall)(13)을 게이트(12)양측에 형성한다.
이어서, 기판으로 불순물을 이온주입하여 게이트(12)양측의 기판내에 소오스/드레인 영역(15)을 형성한다.
제 1 도(b)에 도시한 바와 같이, 기판전면에 저온산화막(LTO : Low
Temperature oxidation)(16)을 증착하고, 상기 소오스/드레인영역(15)중 한 영역상의 저온산화막(16)을 제거하여 후속공정에서 형성될 스토리지 노드와 상기 소오스/드레인영역(15)과의 접촉을 위한 배리드콘택을 형성한다. 이어서 스토리지 노드용 폴리 실리콘막(18)을 기판전면에 증착한다.
제 1 도(c)에 도시한 바와 같이, 마스크작업을 하여 캐패시터 영역을 한정하고, 캐패시터 영역이외의 폴리 실리콘막(18)을 제거하여 스토리지 노드를 형성한다.
제 1 도(d)에 도시된 바와 같이, 스토리지 노드의 표면상에 고 유전물질(high Dielectric Material)을 증착하여 캐패시터 유전체막(19)을 형성하고, 기판전면에 걸쳐 플레이트 노드용 폴리 실리콘막(20)을 증착한다.
포토 레지스트(25)를 폴리 실리콘막(20)상에 도포하고, 마스크작업을 하여 캐패시터 영역을 한정한다.
제 1 도(e)에 도시된 바와 같이, 포토 레지스트(25)를 마스크로 폴리 실리콘막(20)을 식각하여 플레이트 노드를 형성한다. 이로써, 종래의 DRAM셀이 제조된다.
그러나, 이와 같은 종래의DRAM셀의 제조방법은 스토리지 노드와 플레이트 노드를 형성하기 위한 폴리 실리콘막의 식각시 이들의 단차가 높을 경우 게이트측면의 폴리 실리콘막이 완전히 제거되지 않고 남게되는 리본현상이 생길 우려가 있다.
또한, 이 리본현상이 생기는 것을 방지하기 위하여 과도한 식각을 하게 되면 메모리에 손상을 초래하게 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 단차를 감소시켜 스토리지 노드와 플레이트 노드형성을 위한 식각공정시 다결정 실리콘의 잔유물(ribborn)이 남는 것을 방지하고, 또한 소자의 손상을 방지하기 위한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이하 본 발명의 실시예에 따른 DRAM셀의 제조방법을 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제 2 도(a)에서와 같이, 반도체기판(10)상에 필드산화막(14)을 형성하고, 이어서 게이트 산화막(11)과 게이트(12)를 형성한다.
그리고, 게이트(12)간의 절연을 위한 사이드월(13)을 형성하고, 게이트(12)와 사이드월(13)을 마스크로 하여 불순물을 기판으로 이온주입하여 소오스/드레인영역(15)을 형성한다.
제 2 도(b)에 도시된 바와 같이, 기판전면에 BPSG(Boro-Phospho Silicate Glass) 막(24)을 두껍게 증착하고, 제 2 도(c)에 도시한 바와 같이 BPSG막(24)을 리프로우(reflow)시켜, 평탄화 시킨다.
평탄화된 BPSG막(24)상에 포토 레지스트막(26)을 도포한다.
후속의 스토리지 노드와 플레이트 노드 형성시 폴리 실리콘막이 식각되는 부분, 즉 캐패시터 영역이외의 영역에 포토 레지스트막(26)을 한정한다.
제 2 도(d)에 도시된 바와 같이, 포토 레지스트막(26)에 의해 한정되지 않은, 노출된 BPSG막(24)을 식각하고, 남아 있는 포토 레지스트막(26)을 제거한다.
따라서, 후속의 스토리지 노드와 플레이트 노드형성을 위한 폴리 실리콘막의 식각시 손상되거나 리본이 생기는 부위에 BPSG막(24)을 남겨둔다.
제 2 도(e)에 도시된 바와 같이, BPSG막(24)이 형성되지 않은 기판상에 저온산화막(16)을 형성한 후 후속공정에서 형성될 스토리지 노드와 액티브영역인 소오스/드레인영역(15)중 한 영역과의 접촉을 위하여 저온산화막(16)을 선택적 제거하여 배리드콘택(Buried Contact)(17)을 형성한다.
제 2 도(f)에 도시한 바와 같이, 기판전면에 스토리지 노드용 폴리 실리콘막(18)을 증착하고, 그 위에 포토 레지스트막(27)을 도포한다. 마스크 작업으로 캐패시터영역에 한정하여 포토 레지스트막(27)을 남겨둔다.
제 2 도(g)에 도시돤 바와 같이 포토 레지스트막(27)을 마스트로 하여 캐패시터영역이외의 폴리 실리콘막(18)을 제거하여 스토리지 노드를 형성하고, 스토리지 노드의 표면에 고 유전물질을 증착하여 캐패시터 유전체막(19)을 형성한다. 이때, BPSG막은 약간 오버에치 되어 양에지에 요철부가 형성되었다.
최종적으로 제 2 도(h)에 도시한 바와 같이 플레이트 노드용 폴리 실리콘막(20)을 증착하고 캐패시터 영역에 한정하여 폴리 실리콘막(20)을 식각하여 플레이트 노드(20)를 형성한다. 이로써, 본 발명의 DRAM셀이 형성된다.
따라서 본 발명에 따른 DRAM셀의 제조방법은 평탄화용 BPSG막을 형성하여 단차를 감소시켜 줌으로써 노드(18)와 플레이트 노드(20)형성을 위한 식각시 리본이 생기는 것을 방지할 수 있고, 식각시 단차가 없으므로 오버에치를 조금만 해주어도 되므로 소자의 손상을 방지할 수 있으며, BPSG막(24)의 요철부에 의한 캐패시터 면적의 증가로 캐패시턴스가 증가하게 되는 효과를 갖게 된다.

Claims (1)

  1. 반도체기판(10)상에 필드산화막(14)을 형성하고, 게이트 산화막(11)과 게이트(12)를 형성하는 공정과,
    게이트(12)간의 절연을 위해 게이트(12)양측에 사이드월(13)을 형성하는 공정과, 게이트(12)와 사이드월(13)을 마스크로 하여 기판으로 불순물을 이온주입하여 소오스/드레인영역(15)을 형성하는 공정과,
    기판전면에 BPSG막(24)을 형성하고 리프로우시켜 평탄화시키는 공정과,
    상기 소오스/드레인영역중 캐패시터 영역이외의 한 영역의 상측에만 두꺼운 BPSG막(24)을 형성하는 공정과,
    BPSG막(24)이 형성되어 있지 않은 기판상에 저온산화막(16)을 증착하고 상기 소오스/드레인영역중 다른 영역의 상측의 저온산화막(16)을 제거하여 배리드콘택(17)을 형성하는 공정과,
    기판전면에 폴리 실리콘막(18)을 증착하고 캐패시터 영역을 제외한 폴리 실리콘막을 제거하여 스토리지 노드를 형성하는 공정과,
    스토리지 노드의 표면상에 캐패시터 유전체막(19)을 형성하는 공정과,
    기판전면에 폴리 실리콘막(20)을 증착하고 캐패시터 영역을 제외한 폴리 실리콘막을 제거하여 플레이트 노드를 형성하는 공정과 포함하는 반도체 소자의 제조방법.
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