KR100248812B1 - 반도체소자의 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 소오스 영역(5), 드레인 영역(6), 층간 절연막(7)이 형성된 일반적인 MOSFET구조를 갖는 반도체 소자의 전하저장전극 형성 방법에 있어서, 상기 소오스 영역(5)상에 폴리실리콘 콘텍을 이루는 제1단계, 전체구조 상부에 제1폴리실리콘막(8)을 적층하고 상기 제1폴리실리콘막(8)상에 PSG(phospho silicate glass)막(9)을 증착하는 제2단계, 상기 PSG막(9)을 십자형 패턴으로 형성하기 위하여 마스크를 사용하여 상기 PSG막(9)을 식각하는 제3단계, 전체구조 상부에 제2 폴리 실리콘막(10)을 증착한 다음에 십자형 전하저장전극 마스크인 감광막(11)을 형성한 후 상기 제2 폴리실리콘막(10)을 식각하는 제4단계, 상기 제2 폴리실리콘막(10)을 식각한 후 십자형 상기 PSG막(9)만을 선택적으로 식각하여 십자형 터널을 형성하는 제5단계, 감광막(11) 패턴을 사용하여 상기 제1폴리실리콘막(8)을 시각하므로써 십자형 터널구조의 전하저장전극을 형성하는 제6단계를 포함하여 이루어 지는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.

Description

반도체 소장의 전하저장전극 형성 방법

제1도는 종래기술에 따른 일자형 터널구조의 전하저장전극 형성 공정도.

제2도는 본 발명에 따른 십자형 터널구조의 전하저장전극 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드 산화막

3 : 게이트 산화막 4 : 게이트 전극

5 : 소오스 영역 6 : 드레인 영역

7 : 층간 절연막 8 : 제1폴리실리콘막

9 : PSG막 10 : 제2 폴리실리콘막

11 : 감광막

본 발명은 고집적 반도체 DRAM 소자의 캐패시터에 사용되는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.

종래의 일자형 터널구조의 전하저장전극 형성 방법을 제1도를 참조하여 살펴본다.

제1a도는 실리콘 기판(1)상에 필드 산화막(2)을 형성하고 게이트 산화막(3), 게이트 전극(4), 소오스 영역(5), 드레인 영역(6), 층간 절연막(7)이 형성된 일반적인 MOSFET구조의 상기 소오스 영역(5)상에 제1폴리실리콘막(8) 콘택을 형성한 후 PSG(phospho silicat-e glass)막(9)을 증착하고 마스크를 사용 사기 PSG막(9)이 일자형 패턴을 형성하도록 식각한 상태의 단면도이다.

제1b도는 제1a도의 전체구조 상부에 제2 폴리시리콘막(10)를 증착하고 전하저장전극 마스크인 감광막(11)을 형성한 후 상기 제2 폴리실리콘막(18)을 식각한 상태의 단면도이다.

계속해서, 제1c도에 도시된 바와 같이 같이 일자형 PSG막(9)을 폴리실리콘과 PSG의 식각율 차이가 큰 BOD(buffered oxide etc-hant) 용액을 사용하여 상기 PSG(9)만을 선택적으로 식각하므로써 일자형 터널을 형성한다.

끝으로, 상기 감광막(11)을 상용하여 상기 제1폴리실리콘막(8)을 예정된 패턴으로 식각한후 상기 감광막(11)을 제거 하므로써 일자형 터널구조의 전하저장전극을 형성하게 된다.

그러나 상기 공정단계로 이루어지는 종래기술은 상기 PSG막만을 선택적으로 식각할때 식각 방향이 양쪽 터널을 입구에서 부터안쪽으로 PSG가 식각 되어지므로 터널안의 SPG를 완전히 없애기 위해서는 충분한 시간을 가지고 과도하게 습식식각 하여야 한다.

따라서, 제1폴리실리콘막을 식각하기위하여 남겨둔 상기 감광막이 손상을 입게되고, 결국 이후의 제1폴리실리콘막을 식각하여 전하저장전극 패턴을 형성하는 공정단계에서 감광막이 손상을 입은 부분의 제1폴리실리콘막 식각되어 터널모양이 예정된 패턴으로 형성되지 않는 문제점이 발생한다.

상기 문제점을 해결하기 위하여 본 발명은 터널 안의 PSG막 식각시 네곳의 터널 입구에서 부터 식각하여 터널이 형성되게 되는 십자형 터널구조를 갖는 반도체 소자의 전하저장전극 형성 방법을 제공함으로 목적으로 한다.

상기 목적을 달성하기 위하여 안출된 본 발명은 실리콘 기판상에 필드 산화막, 게이트 산화막, 게이트 전극, 소오스 영역, 드레인 영역, 층간 절연막이 형성된 일반적인 MOSFET구조를 갖는 반도체 소자의 전하저장전극 형성 방법에 있어서, 상기 소오스 영역상에 폴리 실리콘 콘택을 이루는 제1단계, 전체구조 상부에 제1폴리실리콘막을 적층하고 상기 제1폴리실리콘막상에 PSG(phospho silicate glass)막을 증착하는 제2단계, 상기 PSG막을 십자형 패턴으로 형성하기 위하여 마스크를 사용하여 PSG막을 식각하는 제3단계, 전체구조 상부에 제2 폴리 실리콘막을 증착한 다음에 십자형 전하저장전극 마스크인 감광막을 형성한 후 상기 제2 폴리실리콘막을 식각하는 제4단계, 상기 제2 폴리실리콘막을 식각한후 십자형 상기 PSG막만을 선택적으로 식각하여 십자형 터널을 형성하는 제5단계, 감광막 패턴을 사용하여 상기 제1폴리실리콘막을 식각하므로써 십자형 터널구조의 전하저장전극을 형성하는 제6단계를 포함하여 이루어 지는 것을 특징으로 한다.

이하 첨부된 도면 제2도를 참조하여 본 발명을 상세히 설명한다.

먼저, 제2a도는 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 소오스 영역(5), 드레인 영역(6), 층간 절연막(7)이 형성된 일반적인 MOSFET구조를 형성한 후에 상기 소오스 영역(5)상에 전하저장전극 콘택을 형성하여 제1폴리실리콘막(8)을 2000Å정도의 두께로 적층하고 상기 제1폴리실리콘막(8)상에 PSG막(9)을 1500Å정도의 두께로 증착한 상태의 단면도이다.

다음, 제2b도에 도시된 바와 같이 상기 PSG막(9)을 십자형 패턴으로 형성하기 위하여 마스크를 사용하여 상기 PSG막(9)을 식각한다.

이어서, 제2c도는 전체구조 상부에 제2 폴리 실리콘막(10)을 1000Å정도의 두께로 증착한 후 십자형 전하저장전극 마스크인 감광막(11)을 형성한 다음 상기 제2 폴리실리콘막(10)을 식각하는 상태의 단면도이다.

계속해서 제2d도에 도시된 바와 같이 상기 십자형 PSG막(9)을 폴리실리콘과 PSG의 식각율 차이가 큰 BOE 용액을 사용하여 상기 PSG막(9)만을 선택적으로 식각하므로써 십자형 터널을 형성한다.

끝으로, 제2e도는 상기 감광막(11) 패턴을 사용하여 상기 제1폴리실리콘막(8)을 식각한 후 상기 감광막(11)을 제거 하므로써 십자형 터널구조의 전하저장전극을 형성한 상태의 단면도이다.

상기 설명과 같이 본 발명은 터널 안의 PGS막 식각시 네곳의 터널 입구에서 부터 식각됨으로써 종래기술보다 적은 시간동안 터널 안의 PSG막을 식각 할 수 있어 감광막의 손상을 막을 수 있으며, 또한 터널이 십자가형 이므로 전하저장전극의 면적을 기존의 일자형 터널 구조보다 20%정도가 증가 시킬 수 있는 효과가 있다.

Claims (2)

1. 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 소오스 영역(5), 드레인 영역(6), 층간 절연막(7)이 형성된 일반적인 MOSFET구조를 갖는 반도체 소자의 전하저장전극 형성 방법에 있어서, 상기 소오스 영역(5)상에 폴리 실리콘 콘택을 이루는 제1단계, 전체구조 상부에 제1폴리실리콘막(8)을 적층하고 상기 제1폴리실리콘막(8)상에 PSG(phospho silicate glass)막(9)을 증착하는 제2단계, 상기 PSG막(9)을 십자형 패턴으로 형성하기 위하여 마스크를 사용하여 상기 PSG막(9)을 식각하는 제3단계, 전체구조 상부에 제2 폴리 실리콘막(10)을 증착한 다음에 십자형 전하저장전극 마스크인 감광막(11)을 형성한 후 상기 제2 폴리 실리콘막(10)을 식각하는 제4단계, 상기 제2 폴리실리콘막(10)을 식각한 후 십자형 상기 PSG막(9)만을 선택적으로 식각하여 십자형 터널을 형성하는 제5단계; 감광막(11) 패턴을 사용하여 상기 제1폴리실리콘막(8)을 식각하므로써 십자형 터널구조의 전하저장전극을 형성하는 제6단계를 포함하여 상기 이루어지는 것을 특징으로 하는 반도체 소자의 전자저장전극 형성 방법.
2. 제1항에 있어서, 상기 제4단계의 PSG막(9)식각은 폴리실리콘과 PSG의 식각을 차이가 큰 BOE(buffered oxide etchant) 용액을 사용하여 상기 PSG막(9)만을 선택적으로 식각하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.