KR960002071B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

Info

Publication number
KR960002071B1
KR960002071B1 KR1019920021234A KR920021234A KR960002071B1 KR 960002071 B1 KR960002071 B1 KR 960002071B1 KR 1019920021234 A KR1019920021234 A KR 1019920021234A KR 920021234 A KR920021234 A KR 920021234A KR 960002071 B1 KR960002071 B1 KR 960002071B1
Authority
KR
South Korea
Prior art keywords
oxide film
forming
contact hole
mto
film
Prior art date
Application number
KR1019920021234A
Other languages
English (en)
Other versions
KR940012511A (ko
Inventor
황현상
Original Assignee
엘지반도체주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지반도체주식회사, 문정환 filed Critical 엘지반도체주식회사
Priority to KR1019920021234A priority Critical patent/KR960002071B1/ko
Publication of KR940012511A publication Critical patent/KR940012511A/ko
Application granted granted Critical
Publication of KR960002071B1 publication Critical patent/KR960002071B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

내용 없음.

Description

반도체 소자의 콘택 형성방법
제1도는 종래의 기술에 따른 반도체 소자의 콘택 형성방법을 나타낸 단면도.
제2도는 본 발명에 따른 반도체 소자의 콘택 형성방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2a,2b :소오스/드레인 영역
3 : 게이트산화막 4 : 게이트
5 : 캡 산화막 6 : 게이트 산화막 측벽
7 : MTO산화막 8 : USG막
9 : 비트/노드 폴리실리콘 10 : 진성 반도체층
본 발명은 반도체 장치 제조과정 중 콘택 형성시에 소정 목표만 에칭이 행해지도록 한 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 장치, 예컨대 DRAM의 제조공정에는 비트/노드 폴리실리콘의 형성을 위한 콘택홀을 에칭방법으로 만들어야 한다.
제1도는 DRAM 메모리셀의 구조를 단면적으로 도시하고 있다. 제1도의 형성공정을 간략히 설명한다.
먼저 준비된 반도체 기판(1)상에 게이트 산화막(3), 게이트(4) 및 캡 산화막(5)을 차례로 형성하고, 상기 게이트(4)를 마스크로 이용하여 반도체 기판(1)에 이온주입하여 소오스/드레인 영역(2a,2b)를 형성한다.
그 다음에는 상기 게이트 산화막(3), 게이트(4) 및 캡 산화막(5) 양 측면에 측벽 산화막(6a,6b)을 만들고, 이 측벽 산화막(6a,6b)과, 캡 산화막(5)에 두께가 약500Å정도인 MTO-산화막(7)을 증착시킨다.
그후 상기와 같이 형성된 반도체 기판(1) 전면에 두께가 약 8000Å정도인 USG막(Undoped Siliside Glass) (8)을 증착하고, 상기 드레인 영역(2b)이 노출되도록 상기 USG막(8)을 선택적으로 제거하여 콘택 홀(contact hole)을 형성한 후, 상기 드레인 영역(2b)에 연결되도록 비트/노드 폴리실리콘(9)을 형성한다.
제1도에 도시된 바와 같이 비트/노드 폴리실리콘(9)을 형성하기 위한 콘택 홀의 엔드-포인트(end- point)는 드레인 영역(2b)표면부이지만, 실제로는 도시된 바와 같이 드레인 영역(2b)내부의 상당깊이까지 식각되고 있음을 알수 있다.
이렇게 필요이상의 과도한 에칭 원인은 USG막(9)의 불균일성과, 산화막/실리콘막의 선택성이 좋지 않기 때문이다.
이렇게 과도한 에칭으로 인하여 반도체 기판(1)이 손상을 입게 되고, 드레인 영역 (2b)과의 접합깊이가 얕아져서 누설 전류가 증가되는 단점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 반도체 장치 제조 공정 중 콘택 홀 형성시 소정 목표치만 정확히 에칭할 수 있는 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 형성방법을 첨부된 도면을 참조하여 실시예를 설명하면 다음과 같다.
제2도는 제1도와 마찬가지로 DRAM메모리셀의 구성을 단면적으로 도시하고 있다.
본 발명에 다른 반도체 소자의 콘택형성방법은 반도체 기판(1)상에 게이트 산화막(3), 게이트(4) 및 캡 산화막(5)을 차례로 형성하고, 상기 게이트(4)를 마스크로 이용하여 반도체 기판(1)에 이온주입하여 소오스/드레인 영역(2a,2b)를 형성한다.
그 다음에는 상기 게이트 산화막(3), 게이트(4) 및 캡 산화막(5)을 포함한 측벽 산화막(6a,6b)을 만든다.
그리고 기판(1) 전면에 두께가 약 500Å정도인 MTO-산화막(7)을 증착하고, 콘택 홀 형성시 반도체 기판(1)의 과도 식각을 방지하는 진성 반도체층(10)을 상기 MTO-산화막(7)위에 형성한 후, 진성 반도체층(10)위에 USG막(8)을 증착한다.
그 후 상기 진성 반도체층(10)을 에칭 스토퍼(Etching stopper)로 이용하여 상기 드레인 영역(2b) 상측의 상기 USG막(8)을 빠른 속도로 식각한다. 이때 USG막(8)의 비균일성(각각의 콘택홀 영역에서 USG막이 다른 두께를 가진다)을 고려하여 USG막(8)을 과도식각하여도 진성 반도체층(10)은 완전히 식각되지 않는다.
그리고 상기와 같이 USG막(8)이 선택적으로 제거된 상태에서 노출된 상기 진성 반도체층(10)을 MTO-산화막(7)의 두께에 따라 매우 낮은 식각율로 식각하여 드레인 영역(2b)에서 과도한 에칭이 일어나지 않도록 한다.
이와같이 콘택 홀(contact hole)을 형성한 후, 콘택 홀 측벽에 산화막 측벽을 형성하고 상기 드레인 영역(2b)에 연결되도록 비트/노드 폴리실리콘(9)을 형성한다.
이상에서 설명한 바와 같은 본 발명의 콘택 홀 형성을 위한 에칭방법에 있어서는 다음과 같은 효과가 있다.
즉, 반도체 기판위의 산화막 성분의 불균일한 USG막을 선택 식각하여 콘택 홀을 형성할 때 과도식각에 의해 반도체 기판이 손상됨을 방지하기 위하여 산화막 성분인 MTO-산화막과 USG막 사이에 진성 반도체층을 형성하여 콘택 홀을 형성한다.
따라서 콘택 홀 영역의 불균일한 USG막을 과도 식각 하여도 상기 진성 반도체층이 에칭 스토퍼 역할을 하여 MTO-산화막이 식각되지 않도록 해주며, USG막과 진성 반도체층을 식각하고 MTO-산화막을 매우 낮은 식각율로 식각하므로 반도체 기판의 손상을 방지한다.

Claims (1)

  1. 게이트 및 소오스/드레인 영역이 형성된 반도체 기판상에 MTO-산화막을 형성하는 공정과, 상기MTO-산화막위에 진성 반도체층을 형성하는 공정과, 상기 진성 반도체층위에 USG막을 형성하는 공정과, 상기 진성 반도체층을 에치 스토퍼로 이용하여 콘택 영역의 상기 USG막을 선택적으로 제거하는 공정과, 상기 콘택 홀 영역의 진성 반도체층을 제거하는 공정과, 상기 콘택 홀 영역의 상기 MTO-산화막을 선택적으로 제거하여 콘택 홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택 형성방법.
KR1019920021234A 1992-11-12 1992-11-12 반도체 소자의 콘택 형성방법 KR960002071B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920021234A KR960002071B1 (ko) 1992-11-12 1992-11-12 반도체 소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920021234A KR960002071B1 (ko) 1992-11-12 1992-11-12 반도체 소자의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR940012511A KR940012511A (ko) 1994-06-23
KR960002071B1 true KR960002071B1 (ko) 1996-02-10

Family

ID=19343008

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920021234A KR960002071B1 (ko) 1992-11-12 1992-11-12 반도체 소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR960002071B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604779B1 (ko) * 1999-07-10 2006-07-26 삼성전자주식회사 자기정렬 콘택을 구비하는 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR940012511A (ko) 1994-06-23

Similar Documents

Publication Publication Date Title
KR100278273B1 (ko) 반도체장치의콘택홀형성방법
KR960002071B1 (ko) 반도체 소자의 콘택 형성방법
KR100246364B1 (ko) 게이트산화막 형성방법
KR100321758B1 (ko) 반도체소자의제조방법
KR100237007B1 (ko) 플래쉬 메모리 셀의 제조방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100205339B1 (ko) 반도체소자의 격리영역 형성방법
KR0172299B1 (ko) 반도체 소자 제조 방법
KR100190383B1 (ko) 콘택홀 식각시 필드 산화막의_식각손상을 방지하기 위한 반도체 소자 제조방법
KR0147474B1 (ko) 반도체 메모리 소자 제조방법
KR100223333B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100208446B1 (ko) 반도체 소자의 제조방법
KR100245087B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100402935B1 (ko) 반도체 장치 제조 방법
KR100399965B1 (ko) 반도체 장치의 전하저장 전극 콘택 형성방법
KR100329792B1 (ko) 박막트랜지스터제조방법
KR930008647B1 (ko) 고집적 소자의 셀로우 정크션 형성방법
KR100321759B1 (ko) 반도체소자제조방법
KR100235946B1 (ko) 반도체소자의 워드라인 형성방법
KR100256798B1 (ko) 반도체 소자의 자기정렬콘택 형성방법
KR100250686B1 (ko) 반도체 소자 제조 방법
KR930007756B1 (ko) 자기 정렬된 콘택 제조방법
KR19990004586A (ko) 반도체 소자의 콘택 형성방법
KR19990002490A (ko) 모스 전계효과 트랜지스터 제조방법
KR20000003940A (ko) 화학적기계적연마를 통한 폴리실리콘 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060124

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee