JP3592870B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板の上方に形成される二層の配線層（ワード線及びビット線）と、上記配線層のさらに上方に形成されるキャパシタと、ビット線及びキャパシタを各々半導体基板に接続するための接続電極と、ワード線をゲート電極とするトランジスタとにより構成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１１１〜図１２２は、従来の技術として半導体装置（ＤＲＡＭ）の製造工程の一例を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の積層構造を選択的に形成する（図１１１）。ゲート電極４はＤＲＡＭのワード線として機能することとなる。次に、全面に、シリコン酸化膜６をＣＶＤ法により例えば数百ｎｍの厚さに形成する（図１１２）。
【０００３】
次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことにより、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ａ〜６ｆを形成する。その後、絶縁膜５及びサイドウォール６ａ〜６ｆをマスクとしてイオン注入を行い、半導体基板１内にソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図１１３）。
【０００４】
次に、全面にシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を例えば数百ｎｍの厚さに形成する（図１１４）。次に、層間絶縁膜８上に、所定のパターンを呈するホトレジスト１０を通常の転写プロセスにより形成し、このホトレジスト１０をマスクとして層間絶縁膜８をエッチングして、コンタクトホール５０を形成してソース／ドレイン領域２６２を露出させる。その後ホトレジスト１０を除去する（図１１５）。
【０００５】
次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成する（図１１６）。この導電性膜９はＤＲＡＭのビット線として機能することとなる。
【０００６】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜１１を形成し（図１１７）、層間絶縁膜１１上に、所定のパターンを呈するホトレジスト１２を通常の転写プロセスにより形成する（図１１８）。
【０００７】
次に、ホトレジスト１２をマスクとして、層間絶縁膜１１，８を同一のエッチャントを用いてエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図１１９）。
【０００８】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。キャパシタ下部電極１３はコンタクトホール５１を介してソース／ドレイン領域２６１に接続される。その後、全面にＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１２０）。
【０００９】
次に、キャパシタ上部電極１５上に、例えばシリコン酸化膜からなる層間絶縁膜１６をＣＶＤ法により形成し（図１２１）、層間絶縁膜１６上に、例えばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に形成する（図１２２）。
【００１０】
【発明が解決しようとする課題】
しかし、このような従来の半導体装置の製造方法によれば、サイドウォール６ａ〜６ｆを形成する際に数百ｎｍという厚いシリコン酸化膜をエッチングする必要があるため、エッチングの制御が困難であり、半導体基板１の表面がオーバーエッチングによるダメージを受けていた。さらに、半導体基板１の表面はコンタクトホール５０，５１を形成する際においてもオーバーエッチングによるダメージを受ける。このようにしてソース／ドレイン領域２６１，２６２付近に結晶欠陥２５が生じていたため（図１１３〜図１２２）、これらはリーク電流を誘発する原因となり、デバイスの誤動作を引き起こすという問題があった。
【００１１】
例えば、ＤＲＡＭにおいてはメモリセルに蓄積されたデータをある一定間隔で書き直す動作（リフレッシュ）を必要とするが、キャパシタ下部電極１３が接続されるソース／ドレイン領域２６１付近に結晶欠陥２５が存在すると、キャパシタ下部電極１３に蓄積された電荷がリーク電流として半導体基板１へと流失してしまい、正しいデータを書き直すことができなくなるという問題があった。
【００１２】
また、ホトレジスト１０を形成する工程において、プロセスのばらつき等によりゲート電極４のパターンとホトレジスト１０の重ね合せがずれた場合には、図１１６に示すようにビット線たる導電性膜９とワード線たるゲート電極４とが接触し、デバイスの動作不良を引き起こすという問題もあった。
【００１３】
本発明はこのような問題を解決するためになされたものであり、ビット線をワード線と接触させることなく自己整合的に半導体基板に接続させ、かつリーク電流を誘発する原因となる半導体基板の結晶欠陥を生じないような半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明のうち請求項１に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より後の工程において実行され、第２の位置の上方に存在する第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１５】
また、この発明のうち請求項２に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｇ）より後の工程において実行され、第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１６】
また、この発明のうち請求項３に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１７】
また、この発明のうち請求項４に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より後の工程において実行され、第２の位置の上方に存在する第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１８】
また、この発明のうち請求項５に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｇ）より後の工程において実行され、第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１９】
また、この発明のうち請求項６に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００２０】
また、この発明のうち請求項７に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｈ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第３の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｉ）工程（ｄ）と工程（ｅ）との間に実行され、第３の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｊ）工程（ｉ）と工程（ｅ）との間に実行され、半導体基板の表面のうち第３の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と、（ｋ）工程（ｆ）と同時に実行され、第３の位置の上方に存在する、第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第３の位置に存在する部分を露出する工程と、（ｌ）工程（ｇ）と同時に実行され、第３の位置において半導体基板と電気的に接触する第４の導電性膜を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００２５】
【発明の実施の形態】
実施の形態１．
図１〜図１５は、本発明の実施の形態１に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図１）。このゲート電極４はＤＲＡＭのワード線として機能することとなる。なお、図１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
【００２６】
次に、全面に、シリコン酸化膜６をＣＶＤ法により形成する（図２）。次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングし、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ａ〜６ｆを形成する。但し、このエッチングの際には半導体基板１が露出しないよう、半導体基板１上に所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸化膜６ｇ〜６ｉを形成する。ここで、基板保護酸化膜６ｇ〜６ｉの膜厚は、これらを異方性の酸化膜エッチングによって除去する際にそのエッチングを精度よく制御して半導体基板１がダメージを受けない範囲に設定される。例えば本実施の形態においては５〜２０ｎｍとする。その後、基板保護酸化膜６ｇ〜６ｉを通して半導体基板１内に半導体基板１と反対の導電型のイオンを用いてイオン注入を行い、ソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図３）。
【００２７】
次に、全面に、例えばＳｉ３Ｎ４又はＳｉＯＮなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎｍの厚さに堆積する（図４）。
【００２８】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を形成する（図５）。
【００２９】
次に、層間絶縁膜８上に、ソース／ドレイン領域２６２の上方で開口を呈するホトレジスト１０を通常の転写プロセスにより形成し、このホトレジスト１０をマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８のみをエッチングして、コンタクトホール５０を形成する（図６）。この酸化膜エッチングプロセスにおいては、ＣＶＤ法により形成されたＳｉ３Ｎ４，ＳｉＯＮからなる絶縁膜７に対するエッチング速度が、ＣＶＤ法により形成されたシリコン酸化膜からなる層間絶縁膜８よりも遅いことから、絶縁膜７が露出した時点でエッチングを容易に停止することができる。
【００３０】
次に、ホトレジスト１０をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７を除去する（図７）。さらに、ホトレジスト１０をマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｈを除去してソース／ドレイン領域２６２を露出させる。このときサイドウォール６ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分だけ除去されるにすぎない。その後ホトレジスト１０を除去する（図８）。
【００３１】
次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成する（図９）。この導電性膜９はＤＲＡＭのビット線として機能することとなる。
【００３２】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１１を形成する（図１０）。さらに、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方で開口を呈するホトレジスト１２を、通常の転写プロセスにより形成する（図１１）。次に、このホトレジスト１２をマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる。かかるエッチングは、公知の手法により、同一のエッチャントを用いて行うことができる。その後ホトレジスト１２を除去する（図１２）。
【００３３】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。キャパシタ下部電極１３はコンタクトホール５１を介してソース／ドレイン領域２６１と接続される。その後、全面にＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１３）。
【００３４】
次に、キャパシタ上部電極１５上に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１６を形成し（図１４）、層間絶縁膜１６上に、例えばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に形成する（図１７）。
【００３５】
このように本実施の形態１に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際、一旦絶縁膜７をストッパとして層間絶縁膜８をエッチングする。よってこの段階では基板保護酸化膜６ｈがエッチングされないので、層間絶縁膜８のエッチングがソース／ドレイン領域２６２にダメージを与えることはない。しかも、基板保護酸化膜６ｈは薄く、これをエッチングする際のエッチング量の制御は容易であるため、やはりソース／ドレイン領域２６２にダメージを与えない上、絶縁膜５やサイドウォール６ｄ，６ｅが除去される量も各々における全体から見れば少ないので、コンタクトホール５０がゲート電極４に接触することなく自己整合的に形成される。
【００３６】
また、ソース／ドレイン領域２６１の状態に着目すると、従来の製造方法によればサイドウォール６ａ〜６ｆ形成時及びコンタクトホール５１形成時の２工程にわたって半導体基板１がオーバーエッチングされており、結晶欠陥２５も大きかったのに対し、本実施の形態１に係る半導体装置の製造方法によれば、サイドウォール６ａ〜６ｆを形成する際に基板保護酸化膜６ｇを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６１付近の結晶欠陥２５は従来の製造方法と比較して抑制されているため、これにコンタクトホール５１を介してキャパシタ下部電極１３を接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
【００３７】
実施の形態２．
実施の形態１では、絶縁膜７を形成した後の工程で層間絶縁膜８を形成したが、絶縁膜７を形成した後層間絶縁膜８を形成する前に、コンタクトホール５０が形成される領域以外の絶縁膜７を除去してもよい。
【００３８】
図１６〜図２７は、本発明の実施の形態２に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図４に示す構造と同様の構造を得る。その後、コンタクトホール５０が形成される領域に、通常の転写プロセスによってホトレジスト２４ａを形成する（図１６）。
【００３９】
次に、ホトレジスト２４ａに覆われていない領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチングプロセスによって除去した後、ホトレジスト２４ａを除去する（図１７）。
【００４０】
以下、実施の形態１に係る工程と同様の工程を経て層間絶縁膜１１まで形成する。即ち、全面に層間絶縁膜８を堆積し（図１８）、この上に形成したホトレジスト２７をマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８のみをエッチングしてコンタクトホール５０を形成する（図１９）。さらにホトレジスト２７をマスクとして絶縁膜７をエッチングし（図２０）、基板保護酸化膜６ｈを除去した後ホトレジスト２７を除去する（図２１）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続し（図２２）、全面に層間絶縁膜１１を形成する（図２３）。
【００４１】
その後、層間絶縁膜１１上に通常の転写プロセスによりホトレジスト１２を形成し、このホトレジスト１２をマスクとして層間絶縁膜１１，８、基板保護酸化膜６ｇを同一のエッチャントを用いてエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる（図２４）。
【００４２】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５をそれぞれ形成する（図２５）。その後全面に層間絶縁膜１６を形成し（図２６）、この上に配線層１７を選択的に形成する（図２７）。
【００４３】
コンタクトホール５１はワード線たるゲート電極４及びビット線たる導電性膜９に接触しないように形成する必要があるため、必然的に微細なコンタクトホールを形成しなければならない。よって、微細なコンタクトホール５１を形成する際に絶縁膜７のようなエッチング速度の遅い膜が存在することは望ましくない。本実施の形態２に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際にエッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５１を容易に形成することが可能になる。
【００４４】
実施の形態３．
実施の形態１では、層間絶縁膜１１を形成した後、この上に通常の転写プロセスにより形成したホトレジスト１２をマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしてコンタクトホール５１を形成したが、複数の工程によりコンタクトホール５１を形成してもよい。
【００４５】
図２８〜図３４は、本発明の実施の形態３に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図１１に示す構造と同様の構造を得る（図２８）。
【００４６】
次に、ホトレジスト１２をマスクとして例えばＣ４Ｆ８ガスを用いた酸化膜エッチングを行うことにより、層間絶縁膜１１，８のみをエッチングし、絶縁膜７が露出した時点でエッチングを停止する（図２９）。かかる酸化膜エッチングプロセスでは、Ｓｉ３Ｎ４やＳｉＯＮからなる絶縁膜７に対するエッチング速度が、シリコン酸化膜からなる層間絶縁膜８，１１のそれよりも遅いため、絶縁膜７が露出した時点でエッチングを容易に停止することができることは、実施の形態１で述べたとおりである。
【００４７】
次に、ホトレジスト１２をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスにより絶縁膜７のみを除去する（図３０）。さらに、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｇを除去してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図３１）。
【００４８】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図３２）。その後全面に層間絶縁膜１６を形成した後（図３３）、この上に配線層１７を選択的に形成する（図３４）。
【００４９】
このように本実施の形態３に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際、エッチング速度の遅い絶縁膜７がストッパとして機能し、実施の形態１におけるコンタクトホール５０と同様、コンタクトホール５１がゲート電極４に接触することなく自己整合的に形成される。
【００５０】
また、実施の形態１ではコンタクトホール５１を形成する際に、層間絶縁膜１１，８、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしていたため、除去すべき膜厚が厚く、エッチング量の制御は容易ではなかった。しかし、本実施の形態３に係る製造方法によれば、まず層間絶縁膜１１，８のみをエッチングした後、絶縁膜７のみをエッチングするため、ソース／ドレイン領域２６１には影響せず、さらにその後基板保護酸化膜６ｇのみをエッチングする工程においても除去すべき膜厚が薄く、エッチング量の制御も容易となる。従って、コンタクトホール５１を形成する際のエッチングによる半導体基板１のオーバーエッチング量も減少させることができ、実施の形態１に示す方法よりも、ソース／ドレイン領域２６１における結晶欠陥２５の発生をさらに抑制することができる。
【００５１】
実施の形態４．
実施の形態１では、層間絶縁膜８を形成した後の工程において一旦ソース／ドレイン領域２６２のみを露出させていたが、ソース／ドレイン領域２６１を同時に露出させてもよい。
【００５２】
図３５〜図４４は、本発明の実施の形態４に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図５と同様の構造を得る。その後、層間絶縁膜８上に、ソース／ドレイン領域２６１，２６２の上方に開口を呈するホトレジスト１０ａを通常の転写プロセスにより形成し、このホトレジスト１０ａをマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングを行うことにより層間絶縁膜８のみをエッチングして、コンタクトホール５０，５２を形成する（図３５）。
【００５３】
次に、ホトレジスト１０ａをマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７のみを除去する（図３６）。さらに、ホトレジスト１０ａをマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２６１，２６２を露出させる。その後ホトレジスト１０ａを除去する（図３７）。
【００５４】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する導電性膜１９をコンタクトホール５２を介してソース／ドレイン領域２６１に接続させるように形成する（図３８）。この導電性膜１９は、キャパシタ下部電極１３とソース／ドレイン領域２６１とを接続するための接続電極として機能することとなる。
【００５５】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜１１を形成する（図３９）。次に、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図４０）。
【００５６】
その後、このホトレジスト１２をマスクとして層間絶縁膜１１をエッチングすることにより、コンタクトホール５３を形成して導電性膜１９を露出させる。その後ホトレジスト１２を除去する（図４１）。
【００５７】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５３を介して導電性膜１９に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図４２）。次に、全面に層間絶縁膜１６を形成した後（図４３）、この上に配線層１７を選択的に形成する（図４４）。
【００５８】
このように本実施の形態４に係る半導体装置の製造方法によれば、コンタクトホール５０，５２を形成する際、エッチング速度の遅い絶縁膜７が層間絶縁膜８をエッチングする際のストッパとして機能するため、コンタクトホール５０，５２がゲート電極４に接触することなく自己整合的に形成される。
【００５９】
また、実施の形態３ではコンタクトホール５１を形成する工程で絶縁膜７を露出する際に、層間絶縁膜１１，８を同一のエッチャントを用いた単一の工程によってエッチングしていたため、除去すべき膜厚が厚くエッチングの制御は容易ではなかった。従って、層間絶縁膜１１，８をエッチングする際のオーバーエッチングが過大になると、本来このエッチングのストッパとして機能すべき絶縁膜７が突き破られ、さらにその下の基板保護酸化膜６ｇはシリコン酸化膜であり容易にエッチングされることから、このエッチングがソース／ドレイン領域２６１の表面をもオーバーエッチングしてしまうおそれも考えられる。
【００６０】
しかし、本実施の形態４に係る半導体装置の製造方法によれば、絶縁膜７を露出するにあたって層間絶縁膜１１，８を単一の工程によってエッチングするのではなく、層間絶縁膜１１を形成する前の工程において一旦層間絶縁膜８のみをエッチングして絶縁膜７を露出させ、その後別の工程において層間絶縁膜１１のみをエッチングするため、それぞれの工程において除去すべき膜厚が薄く、容易にエッチング量を制御することができる。よって、ソース／ドレイン領域２６１のオーバーエッチングをより一層回避しやすい。
【００６１】
実施の形態５．
実施の形態１では、サイドウォール６ａ〜６ｆ、及び基板保護酸化膜６ｇ〜６ｉ上に絶縁膜７及び層間絶縁膜８を形成していたが、絶縁膜７及び層間絶縁膜８の代わりにシリコン酸化膜６よりもエッチング速度の速い絶縁膜を形成してもよい。
【００６２】
図４５〜図５７は、本発明の実施の形態５に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図３と同様の構造を得る。即ち、半導体基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図４５）。
【００６３】
次に、全面にシリコン酸化膜６をＣＶＤ法により形成し（図４６）、その後半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングしてサイドウォール６ａ〜６ｆを形成するとともに、基板保護酸化膜６ｇ〜６ｉを形成する。その後、ソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図４７）。
【００６４】
次に、全面に、シリコン酸化膜６よりもエッチング速度の速い層間絶縁膜（例えば、ボロンやリンなどの不純物を含むシリコン酸化膜）８１を形成する（図４８）。
【００６５】
次に、層間絶縁膜８１上に、ソース／ドレイン領域２６２の上方に開口を呈するホトレジスト１０を通常の転写プロセスにより形成する。その後、このホトレジスト１０をマスクとしてエッチングプロセスを行うことにより、層間絶縁膜８１のみをエッチングする。このときのエッチャントとしては、例えばＣＨＦ３又はＣＦ４、或いはこれらの混合ガスを、低密度のプラズマ（１０１０／ｃｍ２程度）として用いる。この際、エッチング速度の差で、シリコン酸化膜６（特にサイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈ）がエッチングのストッパとして機能するため、サイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出させるためのコンタクトホール５０が形成される（図４９）。
【００６６】
次に、ホトレジスト１０をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｈを除去してソース／ドレイン領域２６２を露出させる。このときサイドウォール６ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分だけ除去されるにすぎない。その後ホトレジスト１０を除去する（図５０）。
【００６７】
次に、導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図５１）、その後全面に層間絶縁膜１１を形成する（図５２）。
【００６８】
次に、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図５３）。その後、このホトレジスト１２をマスクとして、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いてエッチングすることによりコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図５４）。
【００６９】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４及びキャパシタ上部電極１５を形成する（図５５）。その後全面に層間絶縁膜１６を形成した後（図５６）、この上に配線層１７を選択的に形成する（図５７）。
【００７０】
このように本実施の形態５に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際に、層間絶縁膜８１のみをエッチングして一旦サイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出させるため、実施の形態１と同様の理由でコンタクトホ−ル５０がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。また、実施の形態１に示す方法のように、エッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５０，５１を形成する際のエッチング量の制御が容易となる。
【００７１】
実施の形態６．
実施の形態５では、層間絶縁膜１１を形成した後、通常の転写プロセスにより形成したホトレジスト１２をマスクとして、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしてコンタクトホール５１を形成したが、複数の工程によりコンタクトホール５１を形成してもよい。
【００７２】
図５８〜図６４は、本発明の実施の形態６に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態５に係る工程と同様の工程を経て図５３に示す構造と同様の構造を得る（図５８）。
【００７３】
次に、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、層間絶縁膜１１をエッチングする。この際、層間絶縁膜８１のエッチング速度が層間絶縁膜１１のそれよりも速いので、層間絶縁膜１１をエッチングする際のオーバーエッチングにより層間絶縁膜８１の上部も幾分エッチングされる（図５９）。
【００７４】
次に、ホトレジスト１２をマスクとして層間絶縁膜８１のみをエッチングする（図６０）。この際、シリコン酸化膜６のエッチング速度が層間絶縁膜８１のそれよりも遅いので、サイドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇに施されるオーバーエッチング量は小さい。
【００７５】
次に、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｇを除去してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図６１）。
【００７６】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図６２）。その後全面に層間絶縁膜１６を形成した後（図６３）、この上に配線層１７を選択的に形成する（図６４）。
【００７７】
このように本実施の形態６に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際に、一旦層間絶縁膜８１のみをエッチングしてサイドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇを露出させるため、実施の形態５と同様の理由でコンタクトホール５１がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。
【００７８】
また、実施の形態５ではコンタクトホール５１を形成する際に、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしていたため、除去すべき膜厚が厚く、エッチングの制御は容易ではなかった。しかし、本実施の形態６に係る製造方法によれば、まず層間絶縁膜１１のみをエッチングした後層間絶縁膜８１のみをエッチングし、さらにその後基板保護酸化膜６ｇのみをエッチングするため、それぞれの工程において除去すべき膜厚が薄く、特に基板保護酸化膜６ｇのエッチング量の制御が容易となる。従って、コンタクトホール５１を形成する際のエッチングによる半導体基板１のオーバーエッチング量も減少させることができ、実施の形態５に示す方法よりも、ソース／ドレイン領域２６１の結晶欠陥２５の発生をさらに抑制することができる。
【００７９】
実施の形態７．
実施の形態５では、層間絶縁膜８１を形成した後の工程において一旦ソース／ドレイン領域２６２のみを露出させていたが、ソース／ドレイン領域２６１を同時に露出させてもよい。
【００８０】
図６５〜７３は、本発明の実施の形態７に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態５に係る工程と同様の工程を経て図４８と同様の構造を得る。その後、層間絶縁膜８１上に、ソース／ドレイン領域２６１，２６２の上方に開口を呈するホトレジスト１０ａを通常の転写プロセスにより形成し、このホトレジスト１０ａをマスクとして、実施の形態５と同様のエッチャントを用いたエッチングプロセスによって層間絶縁膜８１のみをエッチングして、コンタクトホール５２，５０をそれぞれ形成する（図６５）。この際、シリコン酸化膜６のエッチング速度は層間絶縁膜８１のそれよりも遅いので、サイドウォール６ｂ，６ｃ，６ｄ，６ｅ、及び基板保護酸化膜６ｇ，６ｈに施されるオーバーエッチング量は小さい。
【００８１】
次に、ホトレジスト１０ａをマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２６１，２６２をそれぞれ露出させる。その後ホトレジスト１０ａを除去する（図６６）。
【００８２】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する導電性膜１９をコンタクトホール５２を介してソース／ドレイン領域２６１に接続させるように形成する（図６７）。既述のごとく、この電極１９はキャパシタ下部電極１３とソース／ドレイン領域２６１とを接続するための接続電極として機能することとなる。
【００８３】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１１を形成し（図６８）、この上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図６９）。
【００８４】
その後、このホトレジスト１２をマスクとして層間絶縁膜１１をエッチングすることにより、コンタクトホール５３を形成して導電性膜１９を露出させる。その後ホトレジスト１２を除去する（図７０）。
【００８５】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５３を介して導電性膜１９に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図７１）。次に、全面に層間絶縁膜１６を形成した後（図７２）、この上に配線層１７を選択的に形成する（図７３）。
【００８６】
このように本実施の形態７に係る半導体装置の製造方法によれば、コンタクトホール５０，５２を形成する際に、酸化膜エッチングプロセスにより層間絶縁膜８１のみをエッチングして一旦サイドウォール６ｂ，６ｃ，６ｄ，６ｅ及び基板保護酸化膜６ｇ，６ｈを露出させるため、実施の形態５と同様の理由でコンタクトホール５０，５２がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。
【００８７】
また、実施の形態６ではコンタクトホール５１を形成する工程で、層間絶縁膜１１をエッチングする際のオーバーエッチングにより層間絶縁膜８１の上部も幾分エッチングされていた。従って、次の工程で層間絶縁膜８１をエッチングするにあたっては、その上部がオーバーエッチングによりエッチングされた量を考慮する必要があり、しかも層間絶縁膜１１と層間絶縁膜８１のエッチング速度は互いに異なるため、層間絶縁膜８１をエッチングすべき量を精度よく制御する必要があった。
【００８８】
しかし、本実施の形態７に係る半導体装置の製造方法によれば、層間絶縁膜１１をエッチングしてから層間絶縁膜８１をエッチングするのではなく、層間絶縁膜１１を形成する前の工程において一旦層間絶縁膜８１をエッチングして基板保護酸化膜６ｇを露出させ、その後別の工程において層間絶縁膜１１のみをエッチングするため、層間絶縁膜８１をエッチングするにあたってその上部はエッチングされておらず、エッチング量を容易に制御することができる。
【００８９】
実施の形態８．
実施の形態１では、コンタクトホール５１を形成した後の工程で、すぐにキャパシタ下部電極１３を形成したが、コンタクトホール５１を形成した後キャパシタ下部電極１３を形成する前に、半導体基板１内に不純物拡散層を形成する工程を追加してもよい。
【００９０】
図７４〜図７７は、本発明の実施の形態８に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図１１に示す構造と同様の構造を得る。その後、ホトレジスト１２をマスクとして、半導体基板１と反対の導電型を有する不純物（半導体基板１の導電型がｐ型ならリン、ヒ素など／ｎ型ならボロンなど）をコンタクトホール５１を介して半導体基板１内にイオン注入法により導入し、不純物拡散層１８をソース／ドレイン領域２６１よりも広く、かつ濃度を小さく形成する（図７４）。
【００９１】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図７５）。次に、全面に層間絶縁膜１６を形成した後（図７６）、この上に配線層１７を選択的に形成する（図７７）。
【００９２】
このように本実施の形態８に係る半導体装置の製造方法によれば、ソース／ドレイン領域２６１の外側に、半導体基板１と反対の導電型を有する不純物拡散層１８を追加して形成するため、キャパシタ下部電極１３と半導体基板１との接触抵抗が低減される。また、ソース／ドレイン領域２６１と半導体基板１との間での不純物濃度勾配が緩やかになり、キャパシタ下部電極１３下の半導体基板１内の電界が緩和されるため、キャパシタ下部電極１３から半導体基板１へ流れ出すリーク電流を低減することができる。
【００９３】
なお、以上実施の形態８については実施の形態１を基礎としてその効果を述べたが、実施の形態５に係る製造方法を基礎としてもこれと同様の効果が得られることはいうまでもない。
【００９４】
実施の形態９．
実施の形態１では、シリコン酸化膜６を途中までエッチングして基板保護酸化膜６ｇ〜６ｉを形成した後の工程で、すぐに絶縁膜７を形成したが、絶縁膜７を形成する前に、半導体基板１内に不純物拡散層を形成する工程を追加してもよい。
【００９５】
図７８〜図９０は、本発明の実施の形態９に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図３に示す構造と同様の構造を得る。その後、半導体基板１と反対の導電型を有する不純物を、基板保護酸化膜６ｇ〜６ｉを通して半導体基板１にイオン注入法により導入し、不純物拡散層２０をソース／ドレイン領域２６１，２６２よりも広く、かつ濃度を小さく形成する（図７８）。
【００９６】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、全面に絶縁膜７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８を形成し（図８０）、その上に形成したホトレジスト１０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８をエッチングして、コンタクトホール５０を形成する（図８１）。さらにホトレジスト１０をマスクとして絶縁膜７をエッチングし（図８２）、その後基板保護酸化膜６ｈを除去する（図８３）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図８４）、全面に層間絶縁膜１１を形成する（図８５）。次に、層間絶縁膜１１上にホトレジスト１２を形成し（図８６）、これをマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングしてコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図８７）。その後キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成し、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図８８）。さらに全面に層間絶縁膜１６を形成し（図８９）、この上に配線層１７を選択的に形成する（図９０）。
【００９７】
このように本実施の形態９に係る半導体装置の製造方法によれば、ソース／ドレイン領域２６１，２６２の外側に、半導体基板１と反対の導電型を有する不純物拡散層２０を追加して形成するため、キャパシタ下部電極１３及び導電性膜９と半導体基板１との接触抵抗が低減される。また、実施の形態８における効果と同様に、キャパシタ下部電極１３から半導体基板１へ流れ出すリーク電流を低減することができる。さらに、不純物拡散層２０を形成するためのイオン注入の際に半導体基板１が露出されることはないため、半導体基板１にダメージを与えることもない。
【００９８】
なお、以上実施の形態９については実施の形態１を基礎としてその効果を述べたが、実施の形態５に係る製造方法を基礎としてもこれと同様の効果が得られることはいうまでもない。
【００９９】
実施の形態１０．
図９１〜図１０８は、本発明の実施の形態１０に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図９１）。なお、半導体基板１は、図中に示すように周辺回路領域とメモリセル領域とに区分される。ここで、図９１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
【０１００】
次に、全面に、シリコン酸化膜６をＣＶＤ法により形成する（図９２）。次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングして、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ｊ〜６ｑを形成する。但し、このエッチングの際には半導体基板１が露出しないよう、半導体基板１上に所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸化膜６ｒ〜６ｖを形成する。ここで、基板保護酸化膜６ｒ〜６ｖの膜厚は異方性の酸化膜エッチングによって半導体基板１がダメージを受けない範囲に設定される。例えば本実施の形態においては５〜２０ｎｍとする。その後、基板保護酸化膜６ｒ〜６ｖを通して半導体基板１内にイオン注入を行い、ソース／ドレイン領域２６４〜２６８をそれぞれ形成する（図９３）。
【０１０１】
次に、全面に、例えばＳｉ３Ｎ４又はＳｉＯＮなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎｍの厚さに堆積する（図９４）。
【０１０２】
次に、メモリセル領域にある絶縁膜７上に、通常の転写プロセスによってホトレジスト２１を形成した後、このホトレジスト２１に覆われていない領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを除去する。その後、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１と反対の導電型を有する不純物（半導体基板の導電型がｐ型ならリン、ヒ素など／ｎ型ならボロンなど）をイオン注入法によりそれぞれ導入し、不純物拡散層２２を形成する（図９５）。その後ホトレジスト２１を除去する（図９６）。
【０１０３】
次に、全面にシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を形成する（図９７）。さらに層間絶縁膜８上に、ソース／ドレイン領域２６５，２６７の上方に開口を呈するホトレジスト１０ｂを通常の転写プロセスにより形成し、このホトレジスト１０ｂをマスクとして、絶縁膜７に対してエッチング速度の速い酸化膜エッチングプロセスによって、絶縁膜８をエッチングしてコンタクトホール５３，５０を形成する（図９８）。この際、エッチング速度の差により、コンタクトホール５０のエッチングは絶縁膜７が露呈した段階で停止することができる。
【０１０４】
次に、例えばＣＦ４ガスを用いたエッチングプロセスによってコンタクトホール５０内の絶縁膜７のみを除去する（図９９）。
【０１０５】
さらに、ホトレジスト１０ｂをマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｕを除去してソース／ドレイン領域２６７を露出させるまでコンタクトホール５０を掘り進める。その後ホトレジスト１０ｂを除去する（図１００）。
【０１０６】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６７に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する配線層２３を、コンタクトホール５３を介してソース／ドレイン領域２６５に接続させるように形成する（図１０１）。
【０１０７】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１１を形成し（図１０２）、この層間絶縁膜１１上に、ソース／ドレイン領域２６６の上方に開口を呈するホトレジスト１２ａを通常の転写プロセスにより形成する。その後、このホトレジスト１２ａをマスクとして層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｔを同一のエッチャントを用いてエッチングすることによりコンタクトホール５１を形成してソース／ドレイン領域２６６を露出させる（図１０３）。その後ホトレジスト１２ａを除去する（図１０４）。
【０１０８】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。その後、メモリセル領域のみにＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１０５）。
【０１０９】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１６を形成し（図１０６）、この層間絶縁膜１６上に、ソースドレイン領域２６４の上方に開口を呈するホトレジスト２４ｂを通常の転写プロセスにより形成する。その後、このホトレジスト２４ｂをマスクとして層間絶縁膜１６，１１，８をエッチングすることによりコンタクトホール５４を形成してソース／ドレイン領域２６４を露出させる（図１０７）。その後ホトレジスト２４ｂを除去する。
【０１１０】
次に、層間絶縁膜１６上に配線層１７を選択的に形成する。その内の一つはコンタクトホール５４を介してソース／ドレイン領域２６４に接続するように形成される（図１０８）。
【０１１１】
このように本実施の形態１０に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際、一旦絶縁膜７をストッパとして層間絶縁膜８のみをエッチングする。よってこの段階では基板保護酸化膜６ｕがエッチングされないので、層間絶縁膜８のエッチングがソース／ドレイン領域２６７にダメージを与えることはない。しかも、基板保護酸化膜６ｕは薄いため、これをエッチングする際のエッチング量の制御は容易であり、やはりソース／ドレイン領域２６７にダメージを与えない。さらに絶縁膜５やサイドウォール６ｏ，６ｐが除去される量も、各々における全体から見れば少ないので、コンタクトホール５０がゲート電極４に接触することなく自己整合的に形成される。
【０１１２】
また、コンタクトホール５３，５４を形成する際にエッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５３，５４を形成する際のエッチング量の制御が容易である。
【０１１３】
さらに、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１と反対の導電型を有する不純物拡散層２２を追加して形成するため、配線層１７，２３のそれぞれと半導体基板１との接触抵抗が低減される。
【０１１４】
実施の形態１１．
実施の形態１０では、周辺回路領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓをエッチングした後、不純物拡散層２２を形成したが、絶縁膜７のみをエッチングして、基板保護酸化膜６ｒ，６ｓを通して不純物を導入することにより不純物拡散層２２を形成してもよい。
【０１１５】
図１０９，１１０は本発明の実施の形態１１に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１０に係る工程と同様の工程を経て図９４に示す構造と同様の構造を得る。次に、メモリセル領域にある絶縁膜７上に通常の転写プロセスによってホトレジスト２１を形成した後、このホトレジスト２１をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７のみをエッチングする。その後、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１とは反対の導電型を有する不純物を基板保護酸化膜６ｒ，６ｓを通してイオン注入法によりそれぞれ導入して、不純物拡散層２２を形成する（図１０９）。
【０１１６】
以下、実施の形態１０に係る工程と同様の工程を経て配線層１７まで形成する（図１１０）。
【０１１７】
ここで、ソース／ドレイン領域２６４，２６５の状態に着目すると、実施の形態１０に係る製造方法によれば不純物拡散層２２の形成時及びコンタクトホール５３，５４の形成時の２工程にわたって半導体基板１がオーバーエッチングされており、表面の結晶欠陥２５も大きかったのに対し、本実施の形態１１に係る製造方法によれば、不純物拡散層２２を形成する際に基板保護酸化膜６ｒ，６ｓを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、表面付近に結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６４，２６５付近の結晶欠陥２５は実施の形態１０に係る製造方法と比較して抑制されているため、配線層２３，１７をそれぞれコンタクトホール５３，５４を介してソース／ドレイン領域２６４，２６５に接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
【０１１８】
【発明の効果】
この発明のうち請求項１に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
【０１１９】
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｙ）において第２の位置に存在する半導体基板の表面を露出する際に、第２の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２０】
また、この発明のうち請求項２に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の絶縁膜のエッチングが第４の絶縁膜のエッチングに連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能するため、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板の表面に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。従って、工程（ｚ）において第３の導電性膜を形成する際に、第３の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避する事ができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２１】
また、この発明のうち請求項３に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の導電性膜とは第５の絶縁膜を介して層が異なる第４の導電性膜は、第２の位置に存在する半導体基板と第３の導電性膜を介して電気的に接続される。即ち、第５の絶縁膜に開口を設けるべくこれをエッチングする工程（ｉ）と、第２の位置に存在する半導体基板の表面を露出すべく第４の絶縁膜をエッチングする工程（ｆ）とは連続して行われない。従って、各工程においてエッチングすべき膜厚は、第４及び第５の絶縁膜を連続してエッチングする場合と比較して薄く、従ってエッチング量の制御が容易であり、第３の絶縁膜をオーバーエッチングする事を回避することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２２】
また、この発明のうち請求項４に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｙ）において第２の位置に存在する半導体基板の表面を露出する際に、第２の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２３】
また、この発明のうち請求項５に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の絶縁膜のエッチングが第４の絶縁膜のエッチングに連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能するため、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板の表面に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。従って、工程（ｚ）において第３の導電性膜を形成する際に、第３の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避する事ができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２４】
また、この発明のうち請求項６に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の導電性膜とは第５の絶縁膜を介して層が異なる第４の導電性膜は、第２の位置に存在する半導体基板と第３の導電性膜を介して電気的に接続される。即ち、第５の絶縁膜に開口を設けるべくこれをエッチングする工程（ｉ）と、第２の位置に存在する半導体基板の表面を露出すべく第４の絶縁膜をエッチングする工程（ｆ）とは連続して行われない。従って、各工程においてエッチングすべき膜厚は、第４及び第５の絶縁膜を連続してエッチングする場合と比較して薄く、従ってエッチング量の制御が容易であり、第３の絶縁膜をオーバーエッチングする事を回避することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２５】
また、この発明のうち請求項７に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｋ）において第３の位置に存在する半導体基板の表面を露出する際に、第３の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
さらに、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｋ）において形成される第４の導電性膜と半導体基板との接触抵抗が低減される。また、第４の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第４の導電性膜が形成される半導体基板内での電界が緩和される。従って、第４の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２９】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３０】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３１】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３２】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３３】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３４】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３５】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３６】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３７】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３８】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３９】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４０】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４１】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４２】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４３】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４４】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４５】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４６】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４７】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４８】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４９】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５０】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５１】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５２】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５３】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５４】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５５】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５６】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５７】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５８】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図５９】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６０】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６１】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６２】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６３】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６４】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６５】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６６】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６７】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６８】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６９】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７０】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７１】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７２】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７３】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７４】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７５】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７６】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７７】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７８】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図７９】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８０】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８１】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８２】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８３】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８４】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８５】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８６】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８７】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８８】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８９】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図９０】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図９１】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９２】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９３】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９４】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９５】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９６】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９７】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９８】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９９】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１００】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０１】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０２】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０３】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０４】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０５】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０６】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０７】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０８】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０９】本発明の実施の形態１１に係る半導体装置の製造工程を示す断面図である。
【図１１０】本発明の実施の形態１１に係る半導体装置の製造工程を示す断面図である。
【図１１１】従来の半導体装置の製造工程を示す断面図である。
【図１１２】従来の半導体装置の製造工程を示す断面図である。
【図１１３】従来の半導体装置の製造工程を示す断面図である。
【図１１４】従来の半導体装置の製造工程を示す断面図である。
【図１１５】従来の半導体装置の製造工程を示す断面図である。
【図１１６】従来の半導体装置の製造工程を示す断面図である。
【図１１７】従来の半導体装置の製造工程を示す断面図である。
【図１１８】従来の半導体装置の製造工程を示す断面図である。
【図１１９】従来の半導体装置の製造工程を示す断面図である。
【図１２０】従来の半導体装置の製造工程を示す断面図である。
【図１２１】従来の半導体装置の製造工程を示す断面図である。
【図１２２】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１ 半導体基板、４ ゲート電極、６ シリコン酸化膜、６ａ〜６ｆ，６ｊ〜６ｑ サイドウォール、６ｇ〜６ｉ，６ｒ〜６ｖ 基板保護酸化膜、２６１〜２６８ ソース／ドレイン領域、７ 絶縁膜、８，１１，１６ 層間絶縁膜、５０〜５３ コンタクトホール、９，１９ 導電性膜、１３ キャパシタ下部電極、１４ キャパシタ誘電膜、１５ キャパシタ上部電極、１８，２０，２２ 不純物拡散層、２３ 配線層。
【発明の属する技術分野】
この発明は、半導体基板の上方に形成される二層の配線層（ワード線及びビット線）と、上記配線層のさらに上方に形成されるキャパシタと、ビット線及びキャパシタを各々半導体基板に接続するための接続電極と、ワード線をゲート電極とするトランジスタとにより構成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１１１〜図１２２は、従来の技術として半導体装置（ＤＲＡＭ）の製造工程の一例を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の積層構造を選択的に形成する（図１１１）。ゲート電極４はＤＲＡＭのワード線として機能することとなる。次に、全面に、シリコン酸化膜６をＣＶＤ法により例えば数百ｎｍの厚さに形成する（図１１２）。
【０００３】
次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことにより、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ａ〜６ｆを形成する。その後、絶縁膜５及びサイドウォール６ａ〜６ｆをマスクとしてイオン注入を行い、半導体基板１内にソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図１１３）。
【０００４】
次に、全面にシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を例えば数百ｎｍの厚さに形成する（図１１４）。次に、層間絶縁膜８上に、所定のパターンを呈するホトレジスト１０を通常の転写プロセスにより形成し、このホトレジスト１０をマスクとして層間絶縁膜８をエッチングして、コンタクトホール５０を形成してソース／ドレイン領域２６２を露出させる。その後ホトレジスト１０を除去する（図１１５）。
【０００５】
次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成する（図１１６）。この導電性膜９はＤＲＡＭのビット線として機能することとなる。
【０００６】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜１１を形成し（図１１７）、層間絶縁膜１１上に、所定のパターンを呈するホトレジスト１２を通常の転写プロセスにより形成する（図１１８）。
【０００７】
次に、ホトレジスト１２をマスクとして、層間絶縁膜１１，８を同一のエッチャントを用いてエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図１１９）。
【０００８】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。キャパシタ下部電極１３はコンタクトホール５１を介してソース／ドレイン領域２６１に接続される。その後、全面にＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１２０）。
【０００９】
次に、キャパシタ上部電極１５上に、例えばシリコン酸化膜からなる層間絶縁膜１６をＣＶＤ法により形成し（図１２１）、層間絶縁膜１６上に、例えばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に形成する（図１２２）。
【００１０】
【発明が解決しようとする課題】
しかし、このような従来の半導体装置の製造方法によれば、サイドウォール６ａ〜６ｆを形成する際に数百ｎｍという厚いシリコン酸化膜をエッチングする必要があるため、エッチングの制御が困難であり、半導体基板１の表面がオーバーエッチングによるダメージを受けていた。さらに、半導体基板１の表面はコンタクトホール５０，５１を形成する際においてもオーバーエッチングによるダメージを受ける。このようにしてソース／ドレイン領域２６１，２６２付近に結晶欠陥２５が生じていたため（図１１３〜図１２２）、これらはリーク電流を誘発する原因となり、デバイスの誤動作を引き起こすという問題があった。
【００１１】
例えば、ＤＲＡＭにおいてはメモリセルに蓄積されたデータをある一定間隔で書き直す動作（リフレッシュ）を必要とするが、キャパシタ下部電極１３が接続されるソース／ドレイン領域２６１付近に結晶欠陥２５が存在すると、キャパシタ下部電極１３に蓄積された電荷がリーク電流として半導体基板１へと流失してしまい、正しいデータを書き直すことができなくなるという問題があった。
【００１２】
また、ホトレジスト１０を形成する工程において、プロセスのばらつき等によりゲート電極４のパターンとホトレジスト１０の重ね合せがずれた場合には、図１１６に示すようにビット線たる導電性膜９とワード線たるゲート電極４とが接触し、デバイスの動作不良を引き起こすという問題もあった。
【００１３】
本発明はこのような問題を解決するためになされたものであり、ビット線をワード線と接触させることなく自己整合的に半導体基板に接続させ、かつリーク電流を誘発する原因となる半導体基板の結晶欠陥を生じないような半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明のうち請求項１に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より後の工程において実行され、第２の位置の上方に存在する第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１５】
また、この発明のうち請求項２に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｇ）より後の工程において実行され、第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１６】
また、この発明のうち請求項３に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）と工程（ｚ）との間に実行され、半導体基板の表面のうち第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１７】
また、この発明のうち請求項４に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より後の工程において実行され、第２の位置の上方に存在する第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１８】
また、この発明のうち請求項５に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｇ）より後の工程において実行され、第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００１９】
また、この発明のうち請求項６に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と、（ｓ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、半導体基板の表面のうち第１及び第２の位置に存在する部分から、半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００２０】
また、この発明のうち請求項７に係る半導体装置の製造方法は、（ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜上に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、半導体基板の表面のうち第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、（ｇ）第１の位置において半導体基板と電気的に接触する第２の導電性膜を形成する工程とを備え、第３の絶縁膜は、第４の絶縁膜よりもエッチング速度が遅く、第２の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞれの側壁である第１領域と、半導体基板の表面のうち第１の導電性膜が形成されていない第２領域とに存在し、第１領域に存在する第２の絶縁膜の幅は、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、（ｈ）工程（ｃ）と工程（ｄ）との間に実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第３の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、（ｉ）工程（ｄ）と工程（ｅ）との間に実行され、第３の位置の上方に存在する第３の絶縁膜を除去する工程と、（ｊ）工程（ｉ）と工程（ｅ）との間に実行され、半導体基板の表面のうち第３の位置に存在する部分から、第２の絶縁膜を通して半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と、（ｋ）工程（ｆ）と同時に実行され、第３の位置の上方に存在する、第４の絶縁膜及び第２の絶縁膜をこの順に連続してエッチングして、半導体基板の表面のうち第３の位置に存在する部分を露出する工程と、（ｌ）工程（ｇ）と同時に実行され、第３の位置において半導体基板と電気的に接触する第４の導電性膜を形成する工程とを更に備え、第２の不純物領域は第１の不純物領域よりも広く、かつ、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低いことを特徴とするものである。
【００２５】
【発明の実施の形態】
実施の形態１．
図１〜図１５は、本発明の実施の形態１に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図１）。このゲート電極４はＤＲＡＭのワード線として機能することとなる。なお、図１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
【００２６】
次に、全面に、シリコン酸化膜６をＣＶＤ法により形成する（図２）。次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングし、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ａ〜６ｆを形成する。但し、このエッチングの際には半導体基板１が露出しないよう、半導体基板１上に所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸化膜６ｇ〜６ｉを形成する。ここで、基板保護酸化膜６ｇ〜６ｉの膜厚は、これらを異方性の酸化膜エッチングによって除去する際にそのエッチングを精度よく制御して半導体基板１がダメージを受けない範囲に設定される。例えば本実施の形態においては５〜２０ｎｍとする。その後、基板保護酸化膜６ｇ〜６ｉを通して半導体基板１内に半導体基板１と反対の導電型のイオンを用いてイオン注入を行い、ソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図３）。
【００２７】
次に、全面に、例えばＳｉ３Ｎ４又はＳｉＯＮなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎｍの厚さに堆積する（図４）。
【００２８】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を形成する（図５）。
【００２９】
次に、層間絶縁膜８上に、ソース／ドレイン領域２６２の上方で開口を呈するホトレジスト１０を通常の転写プロセスにより形成し、このホトレジスト１０をマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８のみをエッチングして、コンタクトホール５０を形成する（図６）。この酸化膜エッチングプロセスにおいては、ＣＶＤ法により形成されたＳｉ３Ｎ４，ＳｉＯＮからなる絶縁膜７に対するエッチング速度が、ＣＶＤ法により形成されたシリコン酸化膜からなる層間絶縁膜８よりも遅いことから、絶縁膜７が露出した時点でエッチングを容易に停止することができる。
【００３０】
次に、ホトレジスト１０をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７を除去する（図７）。さらに、ホトレジスト１０をマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｈを除去してソース／ドレイン領域２６２を露出させる。このときサイドウォール６ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分だけ除去されるにすぎない。その後ホトレジスト１０を除去する（図８）。
【００３１】
次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成する（図９）。この導電性膜９はＤＲＡＭのビット線として機能することとなる。
【００３２】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１１を形成する（図１０）。さらに、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方で開口を呈するホトレジスト１２を、通常の転写プロセスにより形成する（図１１）。次に、このホトレジスト１２をマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる。かかるエッチングは、公知の手法により、同一のエッチャントを用いて行うことができる。その後ホトレジスト１２を除去する（図１２）。
【００３３】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。キャパシタ下部電極１３はコンタクトホール５１を介してソース／ドレイン領域２６１と接続される。その後、全面にＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１３）。
【００３４】
次に、キャパシタ上部電極１５上に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１６を形成し（図１４）、層間絶縁膜１６上に、例えばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に形成する（図１７）。
【００３５】
このように本実施の形態１に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際、一旦絶縁膜７をストッパとして層間絶縁膜８をエッチングする。よってこの段階では基板保護酸化膜６ｈがエッチングされないので、層間絶縁膜８のエッチングがソース／ドレイン領域２６２にダメージを与えることはない。しかも、基板保護酸化膜６ｈは薄く、これをエッチングする際のエッチング量の制御は容易であるため、やはりソース／ドレイン領域２６２にダメージを与えない上、絶縁膜５やサイドウォール６ｄ，６ｅが除去される量も各々における全体から見れば少ないので、コンタクトホール５０がゲート電極４に接触することなく自己整合的に形成される。
【００３６】
また、ソース／ドレイン領域２６１の状態に着目すると、従来の製造方法によればサイドウォール６ａ〜６ｆ形成時及びコンタクトホール５１形成時の２工程にわたって半導体基板１がオーバーエッチングされており、結晶欠陥２５も大きかったのに対し、本実施の形態１に係る半導体装置の製造方法によれば、サイドウォール６ａ〜６ｆを形成する際に基板保護酸化膜６ｇを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６１付近の結晶欠陥２５は従来の製造方法と比較して抑制されているため、これにコンタクトホール５１を介してキャパシタ下部電極１３を接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
【００３７】
実施の形態２．
実施の形態１では、絶縁膜７を形成した後の工程で層間絶縁膜８を形成したが、絶縁膜７を形成した後層間絶縁膜８を形成する前に、コンタクトホール５０が形成される領域以外の絶縁膜７を除去してもよい。
【００３８】
図１６〜図２７は、本発明の実施の形態２に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図４に示す構造と同様の構造を得る。その後、コンタクトホール５０が形成される領域に、通常の転写プロセスによってホトレジスト２４ａを形成する（図１６）。
【００３９】
次に、ホトレジスト２４ａに覆われていない領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチングプロセスによって除去した後、ホトレジスト２４ａを除去する（図１７）。
【００４０】
以下、実施の形態１に係る工程と同様の工程を経て層間絶縁膜１１まで形成する。即ち、全面に層間絶縁膜８を堆積し（図１８）、この上に形成したホトレジスト２７をマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８のみをエッチングしてコンタクトホール５０を形成する（図１９）。さらにホトレジスト２７をマスクとして絶縁膜７をエッチングし（図２０）、基板保護酸化膜６ｈを除去した後ホトレジスト２７を除去する（図２１）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続し（図２２）、全面に層間絶縁膜１１を形成する（図２３）。
【００４１】
その後、層間絶縁膜１１上に通常の転写プロセスによりホトレジスト１２を形成し、このホトレジスト１２をマスクとして層間絶縁膜１１，８、基板保護酸化膜６ｇを同一のエッチャントを用いてエッチングすることにより、コンタクトホール５１を形成してソース／ドレイン領域２６１を露出させる（図２４）。
【００４２】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５をそれぞれ形成する（図２５）。その後全面に層間絶縁膜１６を形成し（図２６）、この上に配線層１７を選択的に形成する（図２７）。
【００４３】
コンタクトホール５１はワード線たるゲート電極４及びビット線たる導電性膜９に接触しないように形成する必要があるため、必然的に微細なコンタクトホールを形成しなければならない。よって、微細なコンタクトホール５１を形成する際に絶縁膜７のようなエッチング速度の遅い膜が存在することは望ましくない。本実施の形態２に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際にエッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５１を容易に形成することが可能になる。
【００４４】
実施の形態３．
実施の形態１では、層間絶縁膜１１を形成した後、この上に通常の転写プロセスにより形成したホトレジスト１２をマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしてコンタクトホール５１を形成したが、複数の工程によりコンタクトホール５１を形成してもよい。
【００４５】
図２８〜図３４は、本発明の実施の形態３に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図１１に示す構造と同様の構造を得る（図２８）。
【００４６】
次に、ホトレジスト１２をマスクとして例えばＣ４Ｆ８ガスを用いた酸化膜エッチングを行うことにより、層間絶縁膜１１，８のみをエッチングし、絶縁膜７が露出した時点でエッチングを停止する（図２９）。かかる酸化膜エッチングプロセスでは、Ｓｉ３Ｎ４やＳｉＯＮからなる絶縁膜７に対するエッチング速度が、シリコン酸化膜からなる層間絶縁膜８，１１のそれよりも遅いため、絶縁膜７が露出した時点でエッチングを容易に停止することができることは、実施の形態１で述べたとおりである。
【００４７】
次に、ホトレジスト１２をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスにより絶縁膜７のみを除去する（図３０）。さらに、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｇを除去してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図３１）。
【００４８】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図３２）。その後全面に層間絶縁膜１６を形成した後（図３３）、この上に配線層１７を選択的に形成する（図３４）。
【００４９】
このように本実施の形態３に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際、エッチング速度の遅い絶縁膜７がストッパとして機能し、実施の形態１におけるコンタクトホール５０と同様、コンタクトホール５１がゲート電極４に接触することなく自己整合的に形成される。
【００５０】
また、実施の形態１ではコンタクトホール５１を形成する際に、層間絶縁膜１１，８、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしていたため、除去すべき膜厚が厚く、エッチング量の制御は容易ではなかった。しかし、本実施の形態３に係る製造方法によれば、まず層間絶縁膜１１，８のみをエッチングした後、絶縁膜７のみをエッチングするため、ソース／ドレイン領域２６１には影響せず、さらにその後基板保護酸化膜６ｇのみをエッチングする工程においても除去すべき膜厚が薄く、エッチング量の制御も容易となる。従って、コンタクトホール５１を形成する際のエッチングによる半導体基板１のオーバーエッチング量も減少させることができ、実施の形態１に示す方法よりも、ソース／ドレイン領域２６１における結晶欠陥２５の発生をさらに抑制することができる。
【００５１】
実施の形態４．
実施の形態１では、層間絶縁膜８を形成した後の工程において一旦ソース／ドレイン領域２６２のみを露出させていたが、ソース／ドレイン領域２６１を同時に露出させてもよい。
【００５２】
図３５〜図４４は、本発明の実施の形態４に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図５と同様の構造を得る。その後、層間絶縁膜８上に、ソース／ドレイン領域２６１，２６２の上方に開口を呈するホトレジスト１０ａを通常の転写プロセスにより形成し、このホトレジスト１０ａをマスクとして、例えばＣ４Ｆ８ガスを用いた酸化膜エッチングを行うことにより層間絶縁膜８のみをエッチングして、コンタクトホール５０，５２を形成する（図３５）。
【００５３】
次に、ホトレジスト１０ａをマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７のみを除去する（図３６）。さらに、ホトレジスト１０ａをマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２６１，２６２を露出させる。その後ホトレジスト１０ａを除去する（図３７）。
【００５４】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する導電性膜１９をコンタクトホール５２を介してソース／ドレイン領域２６１に接続させるように形成する（図３８）。この導電性膜１９は、キャパシタ下部電極１３とソース／ドレイン領域２６１とを接続するための接続電極として機能することとなる。
【００５５】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜１１を形成する（図３９）。次に、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図４０）。
【００５６】
その後、このホトレジスト１２をマスクとして層間絶縁膜１１をエッチングすることにより、コンタクトホール５３を形成して導電性膜１９を露出させる。その後ホトレジスト１２を除去する（図４１）。
【００５７】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５３を介して導電性膜１９に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図４２）。次に、全面に層間絶縁膜１６を形成した後（図４３）、この上に配線層１７を選択的に形成する（図４４）。
【００５８】
このように本実施の形態４に係る半導体装置の製造方法によれば、コンタクトホール５０，５２を形成する際、エッチング速度の遅い絶縁膜７が層間絶縁膜８をエッチングする際のストッパとして機能するため、コンタクトホール５０，５２がゲート電極４に接触することなく自己整合的に形成される。
【００５９】
また、実施の形態３ではコンタクトホール５１を形成する工程で絶縁膜７を露出する際に、層間絶縁膜１１，８を同一のエッチャントを用いた単一の工程によってエッチングしていたため、除去すべき膜厚が厚くエッチングの制御は容易ではなかった。従って、層間絶縁膜１１，８をエッチングする際のオーバーエッチングが過大になると、本来このエッチングのストッパとして機能すべき絶縁膜７が突き破られ、さらにその下の基板保護酸化膜６ｇはシリコン酸化膜であり容易にエッチングされることから、このエッチングがソース／ドレイン領域２６１の表面をもオーバーエッチングしてしまうおそれも考えられる。
【００６０】
しかし、本実施の形態４に係る半導体装置の製造方法によれば、絶縁膜７を露出するにあたって層間絶縁膜１１，８を単一の工程によってエッチングするのではなく、層間絶縁膜１１を形成する前の工程において一旦層間絶縁膜８のみをエッチングして絶縁膜７を露出させ、その後別の工程において層間絶縁膜１１のみをエッチングするため、それぞれの工程において除去すべき膜厚が薄く、容易にエッチング量を制御することができる。よって、ソース／ドレイン領域２６１のオーバーエッチングをより一層回避しやすい。
【００６１】
実施の形態５．
実施の形態１では、サイドウォール６ａ〜６ｆ、及び基板保護酸化膜６ｇ〜６ｉ上に絶縁膜７及び層間絶縁膜８を形成していたが、絶縁膜７及び層間絶縁膜８の代わりにシリコン酸化膜６よりもエッチング速度の速い絶縁膜を形成してもよい。
【００６２】
図４５〜図５７は、本発明の実施の形態５に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図３と同様の構造を得る。即ち、半導体基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上にゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図４５）。
【００６３】
次に、全面にシリコン酸化膜６をＣＶＤ法により形成し（図４６）、その後半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングしてサイドウォール６ａ〜６ｆを形成するとともに、基板保護酸化膜６ｇ〜６ｉを形成する。その後、ソース／ドレイン領域２６１〜２６３をそれぞれ形成する（図４７）。
【００６４】
次に、全面に、シリコン酸化膜６よりもエッチング速度の速い層間絶縁膜（例えば、ボロンやリンなどの不純物を含むシリコン酸化膜）８１を形成する（図４８）。
【００６５】
次に、層間絶縁膜８１上に、ソース／ドレイン領域２６２の上方に開口を呈するホトレジスト１０を通常の転写プロセスにより形成する。その後、このホトレジスト１０をマスクとしてエッチングプロセスを行うことにより、層間絶縁膜８１のみをエッチングする。このときのエッチャントとしては、例えばＣＨＦ３又はＣＦ４、或いはこれらの混合ガスを、低密度のプラズマ（１０１０／ｃｍ２程度）として用いる。この際、エッチング速度の差で、シリコン酸化膜６（特にサイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈ）がエッチングのストッパとして機能するため、サイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出させるためのコンタクトホール５０が形成される（図４９）。
【００６６】
次に、ホトレジスト１０をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｈを除去してソース／ドレイン領域２６２を露出させる。このときサイドウォール６ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分だけ除去されるにすぎない。その後ホトレジスト１０を除去する（図５０）。
【００６７】
次に、導電性膜９を、コンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図５１）、その後全面に層間絶縁膜１１を形成する（図５２）。
【００６８】
次に、層間絶縁膜１１上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図５３）。その後、このホトレジスト１２をマスクとして、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いてエッチングすることによりコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図５４）。
【００６９】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４及びキャパシタ上部電極１５を形成する（図５５）。その後全面に層間絶縁膜１６を形成した後（図５６）、この上に配線層１７を選択的に形成する（図５７）。
【００７０】
このように本実施の形態５に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際に、層間絶縁膜８１のみをエッチングして一旦サイドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出させるため、実施の形態１と同様の理由でコンタクトホ−ル５０がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。また、実施の形態１に示す方法のように、エッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５０，５１を形成する際のエッチング量の制御が容易となる。
【００７１】
実施の形態６．
実施の形態５では、層間絶縁膜１１を形成した後、通常の転写プロセスにより形成したホトレジスト１２をマスクとして、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしてコンタクトホール５１を形成したが、複数の工程によりコンタクトホール５１を形成してもよい。
【００７２】
図５８〜図６４は、本発明の実施の形態６に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態５に係る工程と同様の工程を経て図５３に示す構造と同様の構造を得る（図５８）。
【００７３】
次に、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、層間絶縁膜１１をエッチングする。この際、層間絶縁膜８１のエッチング速度が層間絶縁膜１１のそれよりも速いので、層間絶縁膜１１をエッチングする際のオーバーエッチングにより層間絶縁膜８１の上部も幾分エッチングされる（図５９）。
【００７４】
次に、ホトレジスト１２をマスクとして層間絶縁膜８１のみをエッチングする（図６０）。この際、シリコン酸化膜６のエッチング速度が層間絶縁膜８１のそれよりも遅いので、サイドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇに施されるオーバーエッチング量は小さい。
【００７５】
次に、ホトレジスト１２をマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｇを除去してソース／ドレイン領域２６１を露出させる。その後ホトレジスト１２を除去する（図６１）。
【００７６】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図６２）。その後全面に層間絶縁膜１６を形成した後（図６３）、この上に配線層１７を選択的に形成する（図６４）。
【００７７】
このように本実施の形態６に係る半導体装置の製造方法によれば、コンタクトホール５１を形成する際に、一旦層間絶縁膜８１のみをエッチングしてサイドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇを露出させるため、実施の形態５と同様の理由でコンタクトホール５１がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。
【００７８】
また、実施の形態５ではコンタクトホール５１を形成する際に、層間絶縁膜１１，８１、基板保護酸化膜６ｇを同一のエッチャントを用いた単一の工程によりエッチングしていたため、除去すべき膜厚が厚く、エッチングの制御は容易ではなかった。しかし、本実施の形態６に係る製造方法によれば、まず層間絶縁膜１１のみをエッチングした後層間絶縁膜８１のみをエッチングし、さらにその後基板保護酸化膜６ｇのみをエッチングするため、それぞれの工程において除去すべき膜厚が薄く、特に基板保護酸化膜６ｇのエッチング量の制御が容易となる。従って、コンタクトホール５１を形成する際のエッチングによる半導体基板１のオーバーエッチング量も減少させることができ、実施の形態５に示す方法よりも、ソース／ドレイン領域２６１の結晶欠陥２５の発生をさらに抑制することができる。
【００７９】
実施の形態７．
実施の形態５では、層間絶縁膜８１を形成した後の工程において一旦ソース／ドレイン領域２６２のみを露出させていたが、ソース／ドレイン領域２６１を同時に露出させてもよい。
【００８０】
図６５〜７３は、本発明の実施の形態７に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態５に係る工程と同様の工程を経て図４８と同様の構造を得る。その後、層間絶縁膜８１上に、ソース／ドレイン領域２６１，２６２の上方に開口を呈するホトレジスト１０ａを通常の転写プロセスにより形成し、このホトレジスト１０ａをマスクとして、実施の形態５と同様のエッチャントを用いたエッチングプロセスによって層間絶縁膜８１のみをエッチングして、コンタクトホール５２，５０をそれぞれ形成する（図６５）。この際、シリコン酸化膜６のエッチング速度は層間絶縁膜８１のそれよりも遅いので、サイドウォール６ｂ，６ｃ，６ｄ，６ｅ、及び基板保護酸化膜６ｇ，６ｈに施されるオーバーエッチング量は小さい。
【００８１】
次に、ホトレジスト１０ａをマスクとして、異方性の酸化膜エッチングを行うことにより基板保護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２６１，２６２をそれぞれ露出させる。その後ホトレジスト１０ａを除去する（図６６）。
【００８２】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する導電性膜１９をコンタクトホール５２を介してソース／ドレイン領域２６１に接続させるように形成する（図６７）。既述のごとく、この電極１９はキャパシタ下部電極１３とソース／ドレイン領域２６１とを接続するための接続電極として機能することとなる。
【００８３】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜１１を形成し（図６８）、この上に、ソース／ドレイン領域２６１の上方に開口を呈するホトレジスト１２を通常の転写プロセスにより形成する（図６９）。
【００８４】
その後、このホトレジスト１２をマスクとして層間絶縁膜１１をエッチングすることにより、コンタクトホール５３を形成して導電性膜１９を露出させる。その後ホトレジスト１２を除去する（図７０）。
【００８５】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５３を介して導電性膜１９に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図７１）。次に、全面に層間絶縁膜１６を形成した後（図７２）、この上に配線層１７を選択的に形成する（図７３）。
【００８６】
このように本実施の形態７に係る半導体装置の製造方法によれば、コンタクトホール５０，５２を形成する際に、酸化膜エッチングプロセスにより層間絶縁膜８１のみをエッチングして一旦サイドウォール６ｂ，６ｃ，６ｄ，６ｅ及び基板保護酸化膜６ｇ，６ｈを露出させるため、実施の形態５と同様の理由でコンタクトホール５０，５２がゲート電極４に接触することなく自己整合的に形成され、かつ結晶欠陥２５の発生も抑制される。
【００８７】
また、実施の形態６ではコンタクトホール５１を形成する工程で、層間絶縁膜１１をエッチングする際のオーバーエッチングにより層間絶縁膜８１の上部も幾分エッチングされていた。従って、次の工程で層間絶縁膜８１をエッチングするにあたっては、その上部がオーバーエッチングによりエッチングされた量を考慮する必要があり、しかも層間絶縁膜１１と層間絶縁膜８１のエッチング速度は互いに異なるため、層間絶縁膜８１をエッチングすべき量を精度よく制御する必要があった。
【００８８】
しかし、本実施の形態７に係る半導体装置の製造方法によれば、層間絶縁膜１１をエッチングしてから層間絶縁膜８１をエッチングするのではなく、層間絶縁膜１１を形成する前の工程において一旦層間絶縁膜８１をエッチングして基板保護酸化膜６ｇを露出させ、その後別の工程において層間絶縁膜１１のみをエッチングするため、層間絶縁膜８１をエッチングするにあたってその上部はエッチングされておらず、エッチング量を容易に制御することができる。
【００８９】
実施の形態８．
実施の形態１では、コンタクトホール５１を形成した後の工程で、すぐにキャパシタ下部電極１３を形成したが、コンタクトホール５１を形成した後キャパシタ下部電極１３を形成する前に、半導体基板１内に不純物拡散層を形成する工程を追加してもよい。
【００９０】
図７４〜図７７は、本発明の実施の形態８に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図１１に示す構造と同様の構造を得る。その後、ホトレジスト１２をマスクとして、半導体基板１と反対の導電型を有する不純物（半導体基板１の導電型がｐ型ならリン、ヒ素など／ｎ型ならボロンなど）をコンタクトホール５１を介して半導体基板１内にイオン注入法により導入し、不純物拡散層１８をソース／ドレイン領域２６１よりも広く、かつ濃度を小さく形成する（図７４）。
【００９１】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成した後、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図７５）。次に、全面に層間絶縁膜１６を形成した後（図７６）、この上に配線層１７を選択的に形成する（図７７）。
【００９２】
このように本実施の形態８に係る半導体装置の製造方法によれば、ソース／ドレイン領域２６１の外側に、半導体基板１と反対の導電型を有する不純物拡散層１８を追加して形成するため、キャパシタ下部電極１３と半導体基板１との接触抵抗が低減される。また、ソース／ドレイン領域２６１と半導体基板１との間での不純物濃度勾配が緩やかになり、キャパシタ下部電極１３下の半導体基板１内の電界が緩和されるため、キャパシタ下部電極１３から半導体基板１へ流れ出すリーク電流を低減することができる。
【００９３】
なお、以上実施の形態８については実施の形態１を基礎としてその効果を述べたが、実施の形態５に係る製造方法を基礎としてもこれと同様の効果が得られることはいうまでもない。
【００９４】
実施の形態９．
実施の形態１では、シリコン酸化膜６を途中までエッチングして基板保護酸化膜６ｇ〜６ｉを形成した後の工程で、すぐに絶縁膜７を形成したが、絶縁膜７を形成する前に、半導体基板１内に不純物拡散層を形成する工程を追加してもよい。
【００９５】
図７８〜図９０は、本発明の実施の形態９に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図３に示す構造と同様の構造を得る。その後、半導体基板１と反対の導電型を有する不純物を、基板保護酸化膜６ｇ〜６ｉを通して半導体基板１にイオン注入法により導入し、不純物拡散層２０をソース／ドレイン領域２６１，２６２よりも広く、かつ濃度を小さく形成する（図７８）。
【００９６】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、全面に絶縁膜７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８を形成し（図８０）、その上に形成したホトレジスト１０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８をエッチングして、コンタクトホール５０を形成する（図８１）。さらにホトレジスト１０をマスクとして絶縁膜７をエッチングし（図８２）、その後基板保護酸化膜６ｈを除去する（図８３）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図８４）、全面に層間絶縁膜１１を形成する（図８５）。次に、層間絶縁膜１１上にホトレジスト１２を形成し（図８６）、これをマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングしてコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図８７）。その後キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成し、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図８８）。さらに全面に層間絶縁膜１６を形成し（図８９）、この上に配線層１７を選択的に形成する（図９０）。
【００９７】
このように本実施の形態９に係る半導体装置の製造方法によれば、ソース／ドレイン領域２６１，２６２の外側に、半導体基板１と反対の導電型を有する不純物拡散層２０を追加して形成するため、キャパシタ下部電極１３及び導電性膜９と半導体基板１との接触抵抗が低減される。また、実施の形態８における効果と同様に、キャパシタ下部電極１３から半導体基板１へ流れ出すリーク電流を低減することができる。さらに、不純物拡散層２０を形成するためのイオン注入の際に半導体基板１が露出されることはないため、半導体基板１にダメージを与えることもない。
【００９８】
なお、以上実施の形態９については実施の形態１を基礎としてその効果を述べたが、実施の形態５に係る製造方法を基礎としてもこれと同様の効果が得られることはいうまでもない。
【００９９】
実施の形態１０．
図９１〜図１０８は、本発明の実施の形態１０に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図９１）。なお、半導体基板１は、図中に示すように周辺回路領域とメモリセル領域とに区分される。ここで、図９１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
【０１００】
次に、全面に、シリコン酸化膜６をＣＶＤ法により形成する（図９２）。次に、半導体基板１に垂直な方向にエッチングレートの高い異方性の酸化膜エッチングを行うことによりシリコン酸化膜６をエッチングして、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞれの側壁部にシリコン酸化膜６を残置させ、サイドウォール６ｊ〜６ｑを形成する。但し、このエッチングの際には半導体基板１が露出しないよう、半導体基板１上に所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸化膜６ｒ〜６ｖを形成する。ここで、基板保護酸化膜６ｒ〜６ｖの膜厚は異方性の酸化膜エッチングによって半導体基板１がダメージを受けない範囲に設定される。例えば本実施の形態においては５〜２０ｎｍとする。その後、基板保護酸化膜６ｒ〜６ｖを通して半導体基板１内にイオン注入を行い、ソース／ドレイン領域２６４〜２６８をそれぞれ形成する（図９３）。
【０１０１】
次に、全面に、例えばＳｉ３Ｎ４又はＳｉＯＮなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎｍの厚さに堆積する（図９４）。
【０１０２】
次に、メモリセル領域にある絶縁膜７上に、通常の転写プロセスによってホトレジスト２１を形成した後、このホトレジスト２１に覆われていない領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを除去する。その後、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１と反対の導電型を有する不純物（半導体基板の導電型がｐ型ならリン、ヒ素など／ｎ型ならボロンなど）をイオン注入法によりそれぞれ導入し、不純物拡散層２２を形成する（図９５）。その後ホトレジスト２１を除去する（図９６）。
【０１０３】
次に、全面にシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁膜８を形成する（図９７）。さらに層間絶縁膜８上に、ソース／ドレイン領域２６５，２６７の上方に開口を呈するホトレジスト１０ｂを通常の転写プロセスにより形成し、このホトレジスト１０ｂをマスクとして、絶縁膜７に対してエッチング速度の速い酸化膜エッチングプロセスによって、絶縁膜８をエッチングしてコンタクトホール５３，５０を形成する（図９８）。この際、エッチング速度の差により、コンタクトホール５０のエッチングは絶縁膜７が露呈した段階で停止することができる。
【０１０４】
次に、例えばＣＦ４ガスを用いたエッチングプロセスによってコンタクトホール５０内の絶縁膜７のみを除去する（図９９）。
【０１０５】
さらに、ホトレジスト１０ｂをマスクとして異方性の酸化膜エッチングを行うことにより、基板保護酸化膜６ｕを除去してソース／ドレイン領域２６７を露出させるまでコンタクトホール５０を掘り進める。その後ホトレジスト１０ｂを除去する（図１００）。
【０１０６】
次に、ビット線たる導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６７に接続させるように形成すると同時に、導電性膜９と同様の構造を呈する配線層２３を、コンタクトホール５３を介してソース／ドレイン領域２６５に接続させるように形成する（図１０１）。
【０１０７】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１１を形成し（図１０２）、この層間絶縁膜１１上に、ソース／ドレイン領域２６６の上方に開口を呈するホトレジスト１２ａを通常の転写プロセスにより形成する。その後、このホトレジスト１２ａをマスクとして層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｔを同一のエッチャントを用いてエッチングすることによりコンタクトホール５１を形成してソース／ドレイン領域２６６を露出させる（図１０３）。その後ホトレジスト１２ａを除去する（図１０４）。
【０１０８】
次に、コンタクトホール５１を埋めるようにｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下部電極１３を形成する。その後、メモリセル領域のみにＳｉ３Ｎ４膜を堆積してキャパシタ誘電膜１４を形成する。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ上部電極１５を形成する（図１０５）。
【０１０９】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１６を形成し（図１０６）、この層間絶縁膜１６上に、ソースドレイン領域２６４の上方に開口を呈するホトレジスト２４ｂを通常の転写プロセスにより形成する。その後、このホトレジスト２４ｂをマスクとして層間絶縁膜１６，１１，８をエッチングすることによりコンタクトホール５４を形成してソース／ドレイン領域２６４を露出させる（図１０７）。その後ホトレジスト２４ｂを除去する。
【０１１０】
次に、層間絶縁膜１６上に配線層１７を選択的に形成する。その内の一つはコンタクトホール５４を介してソース／ドレイン領域２６４に接続するように形成される（図１０８）。
【０１１１】
このように本実施の形態１０に係る半導体装置の製造方法によれば、コンタクトホール５０を形成する際、一旦絶縁膜７をストッパとして層間絶縁膜８のみをエッチングする。よってこの段階では基板保護酸化膜６ｕがエッチングされないので、層間絶縁膜８のエッチングがソース／ドレイン領域２６７にダメージを与えることはない。しかも、基板保護酸化膜６ｕは薄いため、これをエッチングする際のエッチング量の制御は容易であり、やはりソース／ドレイン領域２６７にダメージを与えない。さらに絶縁膜５やサイドウォール６ｏ，６ｐが除去される量も、各々における全体から見れば少ないので、コンタクトホール５０がゲート電極４に接触することなく自己整合的に形成される。
【０１１２】
また、コンタクトホール５３，５４を形成する際にエッチング速度の遅い絶縁膜７をエッチングする必要がないため、コンタクトホール５３，５４を形成する際のエッチング量の制御が容易である。
【０１１３】
さらに、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１と反対の導電型を有する不純物拡散層２２を追加して形成するため、配線層１７，２３のそれぞれと半導体基板１との接触抵抗が低減される。
【０１１４】
実施の形態１１．
実施の形態１０では、周辺回路領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓをエッチングした後、不純物拡散層２２を形成したが、絶縁膜７のみをエッチングして、基板保護酸化膜６ｒ，６ｓを通して不純物を導入することにより不純物拡散層２２を形成してもよい。
【０１１５】
図１０９，１１０は本発明の実施の形態１１に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１０に係る工程と同様の工程を経て図９４に示す構造と同様の構造を得る。次に、メモリセル領域にある絶縁膜７上に通常の転写プロセスによってホトレジスト２１を形成した後、このホトレジスト２１をマスクとして、例えばＣＦ４ガスを用いたエッチングプロセスによって絶縁膜７のみをエッチングする。その後、ソース／ドレイン領域２６４，２６５よりも広く、半導体基板１とは反対の導電型を有する不純物を基板保護酸化膜６ｒ，６ｓを通してイオン注入法によりそれぞれ導入して、不純物拡散層２２を形成する（図１０９）。
【０１１６】
以下、実施の形態１０に係る工程と同様の工程を経て配線層１７まで形成する（図１１０）。
【０１１７】
ここで、ソース／ドレイン領域２６４，２６５の状態に着目すると、実施の形態１０に係る製造方法によれば不純物拡散層２２の形成時及びコンタクトホール５３，５４の形成時の２工程にわたって半導体基板１がオーバーエッチングされており、表面の結晶欠陥２５も大きかったのに対し、本実施の形態１１に係る製造方法によれば、不純物拡散層２２を形成する際に基板保護酸化膜６ｒ，６ｓを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、表面付近に結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６４，２６５付近の結晶欠陥２５は実施の形態１０に係る製造方法と比較して抑制されているため、配線層２３，１７をそれぞれコンタクトホール５３，５４を介してソース／ドレイン領域２６４，２６５に接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
【０１１８】
【発明の効果】
この発明のうち請求項１に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
【０１１９】
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｙ）において第２の位置に存在する半導体基板の表面を露出する際に、第２の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２０】
また、この発明のうち請求項２に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の絶縁膜のエッチングが第４の絶縁膜のエッチングに連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能するため、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板の表面に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。従って、工程（ｚ）において第３の導電性膜を形成する際に、第３の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避する事ができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２１】
また、この発明のうち請求項３に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の導電性膜とは第５の絶縁膜を介して層が異なる第４の導電性膜は、第２の位置に存在する半導体基板と第３の導電性膜を介して電気的に接続される。即ち、第５の絶縁膜に開口を設けるべくこれをエッチングする工程（ｉ）と、第２の位置に存在する半導体基板の表面を露出すべく第４の絶縁膜をエッチングする工程（ｆ）とは連続して行われない。従って、各工程においてエッチングすべき膜厚は、第４及び第５の絶縁膜を連続してエッチングする場合と比較して薄く、従ってエッチング量の制御が容易であり、第３の絶縁膜をオーバーエッチングする事を回避することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【０１２２】
また、この発明のうち請求項４に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｙ）において第２の位置に存在する半導体基板の表面を露出する際に、第２の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２３】
また、この発明のうち請求項５に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の絶縁膜のエッチングが第４の絶縁膜のエッチングに連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能するため、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板の表面に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。従って、工程（ｚ）において第３の導電性膜を形成する際に、第３の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避する事ができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２４】
また、この発明のうち請求項６に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、第２の導電性膜とは第５の絶縁膜を介して層が異なる第４の導電性膜は、第２の位置に存在する半導体基板と第３の導電性膜を介して電気的に接続される。即ち、第５の絶縁膜に開口を設けるべくこれをエッチングする工程（ｉ）と、第２の位置に存在する半導体基板の表面を露出すべく第４の絶縁膜をエッチングする工程（ｆ）とは連続して行われない。従って、各工程においてエッチングすべき膜厚は、第４及び第５の絶縁膜を連続してエッチングする場合と比較して薄く、従ってエッチング量の制御が容易であり、第３の絶縁膜をオーバーエッチングする事を回避することができる。
また、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｚ）において形成される第３の導電性膜と半導体基板との接触抵抗が低減される。また、第３の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第３の導電性膜が形成される半導体基板内での電界が緩和される。従って、第３の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
さらに、第１及び第２の不純物領域を形成するにあたって、ともに半導体基板が露出されないため、半導体基板にダメージを与えることなく第１及び第２の不純物領域を形成することができる。
【０１２５】
また、この発明のうち請求項７に係る発明によれば、第２の絶縁膜のエッチングが第４の絶縁膜に連続してなされるのではなく、第３の絶縁膜が第４の絶縁膜をエッチングする際のストッパとして機能し、その後に第２の絶縁膜のエッチングが別途に行われるので、第２の絶縁膜のエッチング量を精度良く制御することができ、露出した半導体基板に対するオーバーエッチングを、ひいては半導体基板内における結晶欠陥の発生を抑制することができる。
従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜と半導体基板との接触において不要なリーク電流の発生を回避することができる。
また、第１領域に存在する第２の絶縁膜の幅の方が、第２領域に存在する第２の絶縁膜の膜厚よりも厚く、また第１の導電性膜上には第１の絶縁膜が存在するため、工程（ｆ）において半導体基板の表面を選択的に露出する際に、第１の位置の設定精度が高くなくても、第１の導電性膜を露出させることなく半導体基板の表面のみを自己整合的に露出することができる。従って、工程（ｇ）において第２の導電性膜を形成する際に、第２の導電性膜が第１の導電性膜と短絡することを回避することができる。
また、工程（ｋ）において第３の位置に存在する半導体基板の表面を露出する際に、第３の位置の上方においてはエッチング速度の遅い第３の絶縁膜をエッチングする必要がないので、容易に半導体基板の表面を露出することができる。
さらに、第１の不純物領域よりも広く第２の不純物領域を形成するため、工程（ｋ）において形成される第４の導電性膜と半導体基板との接触抵抗が低減される。また、第４の導電性膜と半導体基板との間での不純物濃度勾配が緩やかになるので、第４の導電性膜が形成される半導体基板内での電界が緩和される。従って、第４の導電性膜から半導体基板へ流れ出す不要なリーク電流の発生を一層抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２９】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３０】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３１】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３２】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３３】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３４】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３５】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３６】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３７】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３８】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３９】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４０】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４１】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４２】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４３】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４４】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図４５】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４６】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４７】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４８】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図４９】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５０】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５１】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５２】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５３】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５４】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５５】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５６】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５７】本発明の実施の形態５に係る半導体装置の製造工程を示す断面図である。
【図５８】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図５９】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６０】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６１】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６２】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６３】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６４】本発明の実施の形態６に係る半導体装置の製造工程を示す断面図である。
【図６５】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６６】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６７】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６８】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図６９】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７０】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７１】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７２】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７３】本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
【図７４】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７５】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７６】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７７】本発明の実施の形態８に係る半導体装置の製造工程を示す断面図である。
【図７８】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図７９】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８０】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８１】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８２】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８３】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８４】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８５】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８６】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８７】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８８】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図８９】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図９０】本発明の実施の形態９に係る半導体装置の製造工程を示す断面図である。
【図９１】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９２】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９３】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９４】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９５】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９６】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９７】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９８】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図９９】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１００】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０１】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０２】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０３】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０４】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０５】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０６】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０７】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０８】本発明の実施の形態１０に係る半導体装置の製造工程を示す断面図である。
【図１０９】本発明の実施の形態１１に係る半導体装置の製造工程を示す断面図である。
【図１１０】本発明の実施の形態１１に係る半導体装置の製造工程を示す断面図である。
【図１１１】従来の半導体装置の製造工程を示す断面図である。
【図１１２】従来の半導体装置の製造工程を示す断面図である。
【図１１３】従来の半導体装置の製造工程を示す断面図である。
【図１１４】従来の半導体装置の製造工程を示す断面図である。
【図１１５】従来の半導体装置の製造工程を示す断面図である。
【図１１６】従来の半導体装置の製造工程を示す断面図である。
【図１１７】従来の半導体装置の製造工程を示す断面図である。
【図１１８】従来の半導体装置の製造工程を示す断面図である。
【図１１９】従来の半導体装置の製造工程を示す断面図である。
【図１２０】従来の半導体装置の製造工程を示す断面図である。
【図１２１】従来の半導体装置の製造工程を示す断面図である。
【図１２２】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１ 半導体基板、４ ゲート電極、６ シリコン酸化膜、６ａ〜６ｆ，６ｊ〜６ｑ サイドウォール、６ｇ〜６ｉ，６ｒ〜６ｖ 基板保護酸化膜、２６１〜２６８ ソース／ドレイン領域、７ 絶縁膜、８，１１，１６ 層間絶縁膜、５０〜５３ コンタクトホール、９，１９ 導電性膜、１３ キャパシタ下部電極、１４ キャパシタ誘電膜、１５ キャパシタ上部電極、１８，２０，２２ 不純物拡散層、２３ 配線層。
Claims (7)
- （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｘ）前記工程（ｄ）と前記工程（ｅ）との間に実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置の上方に存在する前記第３の絶縁膜を除去する工程と、
（ｙ）前記工程（ｅ）より後の工程において実行され、前記第２の位置の上方に存在する前記第４の絶縁膜及び前記第２の絶縁膜をこの順に連続してエッチングして、前記半導体基板の前記表面のうち前記第２の位置に存在する部分を露出する工程と、
（ｚ）前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、
（ｔ）前記工程（ｙ）と前記工程（ｚ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｙ）前記工程（ｇ）より後の工程において実行され、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、
（ｔ）前記工程（ｙ）と前記工程（ｚ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｙ）前記工程（ｆ）とともに実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記工程（ｇ）とともに実行され、前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
前記工程（ｇ）及び（ｚ）に引き続く、
（ｈ）前記第２及び第３の導電性膜及び前記第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、
（ｉ）前記第５の絶縁膜を選択的にエッチングして前記第３の導電性膜の上方において開口を設ける工程と、
（ｊ）前記第５の絶縁膜の前記開口を介して前記第３の導電性膜と電気的に接続される 第４の導電性膜を設ける工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、
（ｔ）前記工程（ｙ）と前記工程（ｚ）との間に実行され、前記半導体基板の前記表面のうち前記第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｘ）前記工程（ｄ）と前記工程（ｅ）との間に実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置の上方に存在する前記第３の絶縁膜を除去する工程と、
（ｙ）前記工程（ｅ）より後の工程において実行され、前記第２の位置の上方に存在する前記第４の絶縁膜及び前記第２の絶縁膜をこの順に連続してエッチングして、前記半導体基板の前記表面のうち前記第２の位置に存在する部分を露出する工程と、
（ｚ）前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、
（ｔ）前記工程（ｓ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｙ）前記工程（ｇ）より後の工程において実行され、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、
（ｔ）前記工程（ｓ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に 存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｙ）前記工程（ｆ）とともに実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記工程（ｇ）とともに実行され、前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
前記工程（ｇ）及び（ｚ）に引き続く、
（ｈ）前記第２及び第３の導電性膜及び前記第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、
（ｉ）前記第５の絶縁膜を選択的にエッチングして前記第３の導電性膜の上方において開口を設ける工程と、
（ｊ）前記第５の絶縁膜の前記開口を介して前記第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と、
（ｓ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域をそれぞれ形成する工程と、
（ｔ）前記工程（ｓ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち前記第１及び第２の位置に存在する部分から、前記半導体基板と反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。 - （ａ）半導体基板の表面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成する工程と、
（ｃ）前記工程（ａ）及び（ｂ）によって得られる構造上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
（ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜を選択的に、かつ、この順に個別にエッチングして、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第１の位置に存在する部分を露出する工程と、
（ｇ）前記第１の位置において前記半導体基板と電気的に接触する第２の導電性膜を形成する工程と
を備え、
前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチング速度が遅く、
前記第２の絶縁膜は、前記第１の導電性膜及び前記第１の絶縁膜のそれぞれの側壁である第１領域と、前記半導体基板の前記表面のうち前記第１の導電性膜が形成されていない第２領域とに存在し、前記第１領域に存在する前記第２の絶縁膜の幅は、前記第２領域に存在する前記第２の絶縁膜の膜厚よりも厚く、
（ｈ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第３の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と反対の導電型を有する第１の不純物を導入して第１の不純物領域を形成する工程と、
（ｉ）前記工程（ｄ）と前記工程（ｅ）との間に実行され、前記第３の位置の上方に存在する前記第３の絶縁膜を除去する工程と、
（ｊ）前記工程（ｉ）と前記工程（ｅ）との間に実行され、前記半導体基板の前記表面のうち前記第３の位置に存在する部分から、前記第２の絶縁膜を通して前記半導体基板と 反対の導電型を有する第２の不純物を導入して第２の不純物領域を形成する工程と、
（ｋ）前記工程（ｆ）と同時に実行され、前記第３の位置の上方に存在する、前記第４の絶縁膜及び前記第２の絶縁膜をこの順に連続してエッチングして、前記半導体基板の前記表面のうち前記第３の位置に存在する部分を露出する工程と、
（ｌ）前記工程（ｇ）と同時に実行され、前記第３の位置において前記半導体基板と電気的に接触する第４の導電性膜を形成する工程と
を更に備え、
前記第２の不純物領域は前記第１の不純物領域よりも広く、かつ、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低いことを特徴とする、半導体装置の製造方法。
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