JPH10189901A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ビット線をワード線と接触させることなく自
己整合的に半導体基板に接続させ、かつリーク電流を誘
発する原因となる半導体基板の結晶欠陥を生じないよう
な半導体装置の製造方法を得る。 【解決手段】 半導体（例えばＳｉ）基板１上に、素子
分離絶縁膜２、ゲート酸化膜３、ゲート電極４（ワード
線）、絶縁膜５をそれぞれ順に形成した後、サイドウォ
ール６ａ〜６ｆを形成する。その際、半導体基板１が露
出しないよう、基板保護酸化膜６ｇ〜６ｉを形成する。
次に、ソース／ドレイン領域２６１〜２６３を形成した
後、例えばＳｉ3Ｎ4又はＳｉＯＮなどからなる絶縁膜７
を堆積し、その後全面に層間絶縁膜８を形成する。この
とき絶縁膜７は層間絶縁膜８に比較してエッチング速度
の遅い膜とする。
己整合的に半導体基板に接続させ、かつリーク電流を誘
発する原因となる半導体基板の結晶欠陥を生じないよう
な半導体装置の製造方法を得る。 【解決手段】 半導体（例えばＳｉ）基板１上に、素子
分離絶縁膜２、ゲート酸化膜３、ゲート電極４（ワード
線）、絶縁膜５をそれぞれ順に形成した後、サイドウォ
ール６ａ〜６ｆを形成する。その際、半導体基板１が露
出しないよう、基板保護酸化膜６ｇ〜６ｉを形成する。
次に、ソース／ドレイン領域２６１〜２６３を形成した
後、例えばＳｉ3Ｎ4又はＳｉＯＮなどからなる絶縁膜７
を堆積し、その後全面に層間絶縁膜８を形成する。この
とき絶縁膜７は層間絶縁膜８に比較してエッチング速度
の遅い膜とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板の上
方に形成される二層の配線層（ワード線及びビット線）
と、上記配線層のさらに上方に形成されるキャパシタ
と、ビット線及びキャパシタを各々半導体基板に接続す
るための接続電極と、ワード線をゲート電極とするトラ
ンジスタとにより構成される半導体装置の製造方法に関
するものである。
方に形成される二層の配線層（ワード線及びビット線）
と、上記配線層のさらに上方に形成されるキャパシタ
と、ビット線及びキャパシタを各々半導体基板に接続す
るための接続電極と、ワード線をゲート電極とするトラ
ンジスタとにより構成される半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】図１１１〜図１２２は、従来の技術とし
て半導体装置（ＤＲＡＭ）の製造工程の一例を順に示す
断面図である。まず、半導体（例えばＳｉ）基板１上に
素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素
子分離絶縁膜２が形成されていない半導体基板１上にゲ
ート酸化膜３、ゲート電極４、絶縁膜５の積層構造を選
択的に形成する（図１１１）。ゲート電極４はＤＲＡＭ
のワード線として機能することとなる。次に、全面に、
シリコン酸化膜６をＣＶＤ法により例えば数百ｎｍの厚
さに形成する（図１１２）。
て半導体装置（ＤＲＡＭ）の製造工程の一例を順に示す
断面図である。まず、半導体（例えばＳｉ）基板１上に
素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素
子分離絶縁膜２が形成されていない半導体基板１上にゲ
ート酸化膜３、ゲート電極４、絶縁膜５の積層構造を選
択的に形成する（図１１１）。ゲート電極４はＤＲＡＭ
のワード線として機能することとなる。次に、全面に、
シリコン酸化膜６をＣＶＤ法により例えば数百ｎｍの厚
さに形成する（図１１２）。
【０００３】次に、半導体基板１に垂直な方向にエッチ
ングレートの高い異方性の酸化膜エッチングを行うこと
により、ゲート酸化膜３、ゲート電極４、絶縁膜５のそ
れぞれの側壁部にシリコン酸化膜６を残置させ、サイド
ウォール６ａ〜６ｆを形成する。その後、絶縁膜５及び
サイドウォール６ａ〜６ｆをマスクとしてイオン注入を
行い、半導体基板１内にソース／ドレイン領域２６１〜
２６３をそれぞれ形成する（図１１３）。
ングレートの高い異方性の酸化膜エッチングを行うこと
により、ゲート酸化膜３、ゲート電極４、絶縁膜５のそ
れぞれの側壁部にシリコン酸化膜６を残置させ、サイド
ウォール６ａ〜６ｆを形成する。その後、絶縁膜５及び
サイドウォール６ａ〜６ｆをマスクとしてイオン注入を
行い、半導体基板１内にソース／ドレイン領域２６１〜
２６３をそれぞれ形成する（図１１３）。
【０００４】次に、全面にシリコン酸化膜をＣＶＤ法に
より堆積して、層間絶縁膜８を例えば数百ｎｍの厚さに
形成する（図１１４）。次に、層間絶縁膜８上に、所定
のパターンを呈するホトレジスト１０を通常の転写プロ
セスにより形成し、このホトレジスト１０をマスクとし
て層間絶縁膜８をエッチングして、コンタクトホール５
０を形成してソース／ドレイン領域２６２を露出させ
る。その後ホトレジスト１０を除去する（図１１５）。
より堆積して、層間絶縁膜８を例えば数百ｎｍの厚さに
形成する（図１１４）。次に、層間絶縁膜８上に、所定
のパターンを呈するホトレジスト１０を通常の転写プロ
セスにより形成し、このホトレジスト１０をマスクとし
て層間絶縁膜８をエッチングして、コンタクトホール５
０を形成してソース／ドレイン領域２６２を露出させ
る。その後ホトレジスト１０を除去する（図１１５）。
【０００５】次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴ
ｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９
を、コンタクトホール５０を介してソース／ドレイン領
域２６２に接続させるように形成する（図１１６）。こ
の導電性膜９はＤＲＡＭのビット線として機能すること
となる。
ｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９
を、コンタクトホール５０を介してソース／ドレイン領
域２６２に接続させるように形成する（図１１６）。こ
の導電性膜９はＤＲＡＭのビット線として機能すること
となる。
【０００６】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積し、層間絶縁膜１１を形成し（図１１
７）、層間絶縁膜１１上に、所定のパターンを呈するホ
トレジスト１２を通常の転写プロセスにより形成する
（図１１８）。
ＶＤ法により堆積し、層間絶縁膜１１を形成し（図１１
７）、層間絶縁膜１１上に、所定のパターンを呈するホ
トレジスト１２を通常の転写プロセスにより形成する
（図１１８）。
【０００７】次に、ホトレジスト１２をマスクとして、
層間絶縁膜１１，８を同一のエッチャントを用いてエッ
チングすることにより、コンタクトホール５１を形成し
てソース／ドレイン領域２６１を露出させる。その後ホ
トレジスト１２を除去する（図１１９）。
層間絶縁膜１１，８を同一のエッチャントを用いてエッ
チングすることにより、コンタクトホール５１を形成し
てソース／ドレイン領域２６１を露出させる。その後ホ
トレジスト１２を除去する（図１１９）。
【０００８】次に、コンタクトホール５１を埋めるよう
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。キャパシタ下部電極１３はコン
タクトホール５１を介してソース／ドレイン領域２６１
に接続される。その後、全面にＳｉ3Ｎ4膜を堆積してキ
ャパシタ誘電膜１４を形成する。さらに、キャパシタ誘
電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキ
ャパシタ上部電極１５を形成する（図１２０）。
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。キャパシタ下部電極１３はコン
タクトホール５１を介してソース／ドレイン領域２６１
に接続される。その後、全面にＳｉ3Ｎ4膜を堆積してキ
ャパシタ誘電膜１４を形成する。さらに、キャパシタ誘
電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキ
ャパシタ上部電極１５を形成する（図１２０）。
【０００９】次に、キャパシタ上部電極１５上に、例え
ばシリコン酸化膜からなる層間絶縁膜１６をＣＶＤ法に
より形成し（図１２１）、層間絶縁膜１６上に、例えば
ＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に
形成する（図１２２）。
ばシリコン酸化膜からなる層間絶縁膜１６をＣＶＤ法に
より形成し（図１２１）、層間絶縁膜１６上に、例えば
ＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的に
形成する（図１２２）。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置の製造方法によれば、サイドウォール６
ａ〜６ｆを形成する際に数百ｎｍという厚いシリコン酸
化膜をエッチングする必要があるため、エッチングの制
御が困難であり、半導体基板１の表面がオーバーエッチ
ングによるダメージを受けていた。さらに、半導体基板
１の表面はコンタクトホール５０，５１を形成する際に
おいてもオーバーエッチングによるダメージを受ける。
このようにしてソース／ドレイン領域２６１，２６２付
近に結晶欠陥２５が生じていたため（図１１３〜図１２
２）、これらはリーク電流を誘発する原因となり、デバ
イスの誤動作を引き起こすという問題があった。
来の半導体装置の製造方法によれば、サイドウォール６
ａ〜６ｆを形成する際に数百ｎｍという厚いシリコン酸
化膜をエッチングする必要があるため、エッチングの制
御が困難であり、半導体基板１の表面がオーバーエッチ
ングによるダメージを受けていた。さらに、半導体基板
１の表面はコンタクトホール５０，５１を形成する際に
おいてもオーバーエッチングによるダメージを受ける。
このようにしてソース／ドレイン領域２６１，２６２付
近に結晶欠陥２５が生じていたため（図１１３〜図１２
２）、これらはリーク電流を誘発する原因となり、デバ
イスの誤動作を引き起こすという問題があった。
【００１１】例えば、ＤＲＡＭにおいてはメモリセルに
蓄積されたデータをある一定間隔で書き直す動作（リフ
レッシュ）を必要とするが、キャパシタ下部電極１３が
接続されるソース／ドレイン領域２６１付近に結晶欠陥
２５が存在すると、キャパシタ下部電極１３に蓄積され
た電荷がリーク電流として半導体基板１へと流失してし
まい、正しいデータを書き直すことができなくなるとい
う問題があった。
蓄積されたデータをある一定間隔で書き直す動作（リフ
レッシュ）を必要とするが、キャパシタ下部電極１３が
接続されるソース／ドレイン領域２６１付近に結晶欠陥
２５が存在すると、キャパシタ下部電極１３に蓄積され
た電荷がリーク電流として半導体基板１へと流失してし
まい、正しいデータを書き直すことができなくなるとい
う問題があった。
【００１２】また、ホトレジスト１０を形成する工程に
おいて、プロセスのばらつき等によりゲート電極４のパ
ターンとホトレジスト１０の重ね合せがずれた場合に
は、図１１６に示すようにビット線たる導電性膜９とワ
ード線たるゲート電極４とが接触し、デバイスの動作不
良を引き起こすという問題もあった。
おいて、プロセスのばらつき等によりゲート電極４のパ
ターンとホトレジスト１０の重ね合せがずれた場合に
は、図１１６に示すようにビット線たる導電性膜９とワ
ード線たるゲート電極４とが接触し、デバイスの動作不
良を引き起こすという問題もあった。
【００１３】本発明はこのような問題を解決するために
なされたものであり、ビット線をワード線と接触させる
ことなく自己整合的に半導体基板に接続させ、かつリー
ク電流を誘発する原因となる半導体基板の結晶欠陥を生
じないような半導体装置の製造方法を提供することを目
的とする。
なされたものであり、ビット線をワード線と接触させる
ことなく自己整合的に半導体基板に接続させ、かつリー
ク電流を誘発する原因となる半導体基板の結晶欠陥を生
じないような半導体装置の製造方法を提供することを目
的とする。
【００１４】
【課題を解決するための手段】この発明のうち請求項１
に係る半導体装置の製造方法は、（ａ）半導体基板の表
面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工
程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構
造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の
絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第
３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選
択的に、かつ、この順に個別にエッチングして、半導体
基板の表面のうち第１の導電性膜が形成されていない第
１の位置に存在する部分を露出する工程と、（ｇ）第１
の位置において半導体基板と電気的に接触する第２の導
電性膜を形成する工程とを備え、第３の絶縁膜は、第４
の絶縁膜よりもエッチング速度が遅いことを特徴とする
ものである。
に係る半導体装置の製造方法は、（ａ）半導体基板の表
面上に、第１の導電性膜を選択的に形成する工程と、
（ｂ）第１の導電性膜上に、第１の絶縁膜を形成する工
程と、（ｃ）工程（ａ）及び（ｂ）によって得られる構
造上に、第２の絶縁膜を形成する工程と、（ｄ）第２の
絶縁膜上に、第３の絶縁膜を形成する工程と、（ｅ）第
３の絶縁膜上に、第４の絶縁膜を形成する工程と、
（ｆ）第４の絶縁膜、第３の絶縁膜、第２の絶縁膜を選
択的に、かつ、この順に個別にエッチングして、半導体
基板の表面のうち第１の導電性膜が形成されていない第
１の位置に存在する部分を露出する工程と、（ｇ）第１
の位置において半導体基板と電気的に接触する第２の導
電性膜を形成する工程とを備え、第３の絶縁膜は、第４
の絶縁膜よりもエッチング速度が遅いことを特徴とする
ものである。
【００１５】また、この発明のうち請求項２に係るもの
は請求項１記載の半導体装置の製造方法であって、第２
の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞ
れの側壁である第１領域と、半導体基板の表面のうち第
１の導電性膜が形成されていない第２領域とに存在し、
第１領域に存在する第２の絶縁膜の幅は、第２領域に存
在する第２の絶縁膜の膜厚よりも厚いことを特徴とする
ものである。
は請求項１記載の半導体装置の製造方法であって、第２
の絶縁膜は、第１の導電性膜及び第１の絶縁膜のそれぞ
れの側壁である第１領域と、半導体基板の表面のうち第
１の導電性膜が形成されていない第２領域とに存在し、
第１領域に存在する第２の絶縁膜の幅は、第２領域に存
在する第２の絶縁膜の膜厚よりも厚いことを特徴とする
ものである。
【００１６】また、この発明のうち請求項３に係るもの
は請求項２記載の半導体装置の製造方法であって、
（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導
体基板の表面のうち、第１の位置とは異なる、第１の導
電性膜が形成されていない第２の位置の上方に存在する
第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より
後の工程において実行され、第２の位置の上方に存在す
る第４の絶縁膜及び第２の絶縁膜をこの順に連続してエ
ッチングして、半導体基板の表面のうち第２の位置に存
在する部分を露出する工程と、（ｚ）第２の位置におい
て半導体基板と電気的に接触する第３の導電性膜を形成
する工程とを更に備えることを特徴とするものである。
は請求項２記載の半導体装置の製造方法であって、
（ｘ）工程（ｄ）と工程（ｅ）との間に実行され、半導
体基板の表面のうち、第１の位置とは異なる、第１の導
電性膜が形成されていない第２の位置の上方に存在する
第３の絶縁膜を除去する工程と、（ｙ）工程（ｅ）より
後の工程において実行され、第２の位置の上方に存在す
る第４の絶縁膜及び第２の絶縁膜をこの順に連続してエ
ッチングして、半導体基板の表面のうち第２の位置に存
在する部分を露出する工程と、（ｚ）第２の位置におい
て半導体基板と電気的に接触する第３の導電性膜を形成
する工程とを更に備えることを特徴とするものである。
【００１７】また、この発明のうち請求項４に係るもの
は請求項２記載の半導体装置の製造方法であって、
（ｙ）工程（ｇ）より後の工程において実行され、第４
の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、か
つ、この順に個別にエッチングして、半導体基板の表面
のうち、第１の位置とは異なる、第１の導電性膜が形成
されていない第２の位置に存在する部分を露出する工程
と、（ｚ）第２の位置において半導体基板と電気的に接
触する第３の導電性膜を形成する工程とを更に備えるこ
とを特徴とするものである。
は請求項２記載の半導体装置の製造方法であって、
（ｙ）工程（ｇ）より後の工程において実行され、第４
の絶縁膜、第３の絶縁膜、第２の絶縁膜を選択的に、か
つ、この順に個別にエッチングして、半導体基板の表面
のうち、第１の位置とは異なる、第１の導電性膜が形成
されていない第２の位置に存在する部分を露出する工程
と、（ｚ）第２の位置において半導体基板と電気的に接
触する第３の導電性膜を形成する工程とを更に備えるこ
とを特徴とするものである。
【００１８】また、この発明のうち請求項５に係るもの
は請求項２記載の半導体装置の製造方法であって、工程
（ｆ）においては、半導体基板の表面のうち、第１の位
置とは異なる、第１の導電性膜が形成されていない第２
の位置に存在する部分も露出され、工程（ｇ）において
は、第２の位置において半導体基板と電気的に接触する
第３の導電性膜も形成され、工程（ｇ）に引き続く、
（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う
第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を
選択的にエッチングして第３の導電性膜の上方において
開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介し
て第３の導電性膜と電気的に接続される第４の導電性膜
を設ける工程とを更に備えることを特徴とするものであ
る。
は請求項２記載の半導体装置の製造方法であって、工程
（ｆ）においては、半導体基板の表面のうち、第１の位
置とは異なる、第１の導電性膜が形成されていない第２
の位置に存在する部分も露出され、工程（ｇ）において
は、第２の位置において半導体基板と電気的に接触する
第３の導電性膜も形成され、工程（ｇ）に引き続く、
（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う
第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を
選択的にエッチングして第３の導電性膜の上方において
開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介し
て第３の導電性膜と電気的に接続される第４の導電性膜
を設ける工程とを更に備えることを特徴とするものであ
る。
【００１９】また、この発明のうち請求項６に係る半導
体装置の製造方法は、（ａ）半導体基板の表面上に、第
１の導電性膜を選択的に形成する工程と、（ｂ）第１の
導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）
工程（ａ）及び（ｂ）によって得られる構造上に、第２
の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、
第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜及
び第２の絶縁膜を選択的に、かつ、この順に個別にエッ
チングして、半導体基板の表面のうち、第１の導電性膜
が形成されていない第１の位置に存在する部分を露出す
る工程と、（ｆ）第１の位置において半導体基板と電気
的に接触する第２の導電性膜を形成する工程とを備え、
第２の絶縁膜は、第３の絶縁膜よりもエッチング速度が
遅く、また第２の絶縁膜は、第１の導電性膜及び第１の
絶縁膜のそれぞれの側壁である第１領域と、半導体基板
の表面のうち第１の導電性膜が形成されていない第２領
域とに存在し、第１領域に存在する第２の絶縁膜の幅
は、第２領域に存在する第２の絶縁膜の膜厚よりも厚い
ことを特徴とするものである。
体装置の製造方法は、（ａ）半導体基板の表面上に、第
１の導電性膜を選択的に形成する工程と、（ｂ）第１の
導電性膜上に、第１の絶縁膜を形成する工程と、（ｃ）
工程（ａ）及び（ｂ）によって得られる構造上に、第２
の絶縁膜を形成する工程と、（ｄ）第２の絶縁膜上に、
第３の絶縁膜を形成する工程と、（ｅ）第３の絶縁膜及
び第２の絶縁膜を選択的に、かつ、この順に個別にエッ
チングして、半導体基板の表面のうち、第１の導電性膜
が形成されていない第１の位置に存在する部分を露出す
る工程と、（ｆ）第１の位置において半導体基板と電気
的に接触する第２の導電性膜を形成する工程とを備え、
第２の絶縁膜は、第３の絶縁膜よりもエッチング速度が
遅く、また第２の絶縁膜は、第１の導電性膜及び第１の
絶縁膜のそれぞれの側壁である第１領域と、半導体基板
の表面のうち第１の導電性膜が形成されていない第２領
域とに存在し、第１領域に存在する第２の絶縁膜の幅
は、第２領域に存在する第２の絶縁膜の膜厚よりも厚い
ことを特徴とするものである。
【００２０】また、この発明のうち請求項７に係るもの
は請求項６記載の半導体装置の製造方法であって、
（ｙ）工程（ｄ）より後の工程において実行され、第３
の絶縁膜及び第２の絶縁膜を選択的に、かつ、この順に
個別にエッチングして、半導体基板の表面うち、第１の
位置とは異なる、第１の導電性膜が形成されていない第
２の位置に存在する部分を露出する工程と、（ｚ）第２
の位置において半導体基板と電気的に接触する第３の導
電性膜を形成する工程とを更に備えることを特徴とする
ものである。
は請求項６記載の半導体装置の製造方法であって、
（ｙ）工程（ｄ）より後の工程において実行され、第３
の絶縁膜及び第２の絶縁膜を選択的に、かつ、この順に
個別にエッチングして、半導体基板の表面うち、第１の
位置とは異なる、第１の導電性膜が形成されていない第
２の位置に存在する部分を露出する工程と、（ｚ）第２
の位置において半導体基板と電気的に接触する第３の導
電性膜を形成する工程とを更に備えることを特徴とする
ものである。
【００２１】また、この発明のうち請求項８に係るもの
は請求項６記載の半導体装置の製造方法であって、工程
（ｅ）においては、半導体基板の表面のうち、第１の位
置とは異なる、第１の導電性膜が形成されていない第２
の位置に存在する部分も露出され、工程（ｆ）において
は、第２の位置において半導体基板と電気的に接触する
第３の導電性膜も形成され、工程（ｆ）に引き続く、
（ｇ）第２及び第３の導電性膜及び第３の絶縁膜を覆う
第４の絶縁膜を形成する工程と、（ｈ）第４の絶縁膜を
選択的にエッチングして第３の導電性膜の上方において
開口を設ける工程と、（ｉ）第４の絶縁膜の開口を介し
て第３の導電性膜と電気的に接続される第４の導電性膜
を設ける工程とを更に備え、第４の絶縁膜は、第３の絶
縁膜よりもエッチング速度が遅いことを特徴とするもの
である。
は請求項６記載の半導体装置の製造方法であって、工程
（ｅ）においては、半導体基板の表面のうち、第１の位
置とは異なる、第１の導電性膜が形成されていない第２
の位置に存在する部分も露出され、工程（ｆ）において
は、第２の位置において半導体基板と電気的に接触する
第３の導電性膜も形成され、工程（ｆ）に引き続く、
（ｇ）第２及び第３の導電性膜及び第３の絶縁膜を覆う
第４の絶縁膜を形成する工程と、（ｈ）第４の絶縁膜を
選択的にエッチングして第３の導電性膜の上方において
開口を設ける工程と、（ｉ）第４の絶縁膜の開口を介し
て第３の導電性膜と電気的に接続される第４の導電性膜
を設ける工程とを更に備え、第４の絶縁膜は、第３の絶
縁膜よりもエッチング速度が遅いことを特徴とするもの
である。
【００２２】また、この発明のうち請求項９に係るもの
は請求項３，４，５，７，８のいずれか一つに記載の半
導体装置の製造方法であって、（ｓ）工程（ｃ）と工程
（ｄ）との間に実行され、半導体基板の表面のうち第２
の位置に存在する部分から、第２の絶縁膜を通して半導
体基板と反対の導電型を有する第１の不純物を導入して
第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）
と工程（ｚ）との間に実行され、半導体基板の表面のう
ち第２の位置に存在する部分から、半導体基板と反対の
導電型を有する第２の不純物を導入して第２の不純物領
域を形成する工程とを更に備え、第２の不純物領域は第
１の不純物領域よりも広く、かつ、第２の不純物領域の
不純物濃度は第１の不純物領域の不純物濃度よりも低い
ことを特徴とするものである。
は請求項３，４，５，７，８のいずれか一つに記載の半
導体装置の製造方法であって、（ｓ）工程（ｃ）と工程
（ｄ）との間に実行され、半導体基板の表面のうち第２
の位置に存在する部分から、第２の絶縁膜を通して半導
体基板と反対の導電型を有する第１の不純物を導入して
第１の不純物領域を形成する工程と、（ｔ）工程（ｙ）
と工程（ｚ）との間に実行され、半導体基板の表面のう
ち第２の位置に存在する部分から、半導体基板と反対の
導電型を有する第２の不純物を導入して第２の不純物領
域を形成する工程とを更に備え、第２の不純物領域は第
１の不純物領域よりも広く、かつ、第２の不純物領域の
不純物濃度は第１の不純物領域の不純物濃度よりも低い
ことを特徴とするものである。
【００２３】また、この発明のうち請求項１０に係るも
のは請求項３，４，５，７，８のいずれか一つに記載の
半導体装置の製造方法であって、（ｓ）工程（ｃ）と工
程（ｄ）との間に実行され、半導体基板の表面のうち第
１及び第２の位置に存在する部分から、第２の絶縁膜を
通して半導体基板と反対の導電型を有する第１の不純物
を導入して第１の不純物領域をそれぞれ形成する工程
と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、
半導体基板の表面のうち第１及び第２の位置に存在する
部分から、半導体基板と反対の導電型を有する第２の不
純物を導入して第２の不純物領域を形成する工程とを更
に備え、第２の不純物領域は第１の不純物領域よりも広
く、かつ、第２の不純物領域の不純物濃度は第１の不純
物領域の不純物濃度よりも低いことを特徴とするもので
ある。
のは請求項３，４，５，７，８のいずれか一つに記載の
半導体装置の製造方法であって、（ｓ）工程（ｃ）と工
程（ｄ）との間に実行され、半導体基板の表面のうち第
１及び第２の位置に存在する部分から、第２の絶縁膜を
通して半導体基板と反対の導電型を有する第１の不純物
を導入して第１の不純物領域をそれぞれ形成する工程
と、（ｔ）工程（ｓ）と工程（ｄ）との間に実行され、
半導体基板の表面のうち第１及び第２の位置に存在する
部分から、半導体基板と反対の導電型を有する第２の不
純物を導入して第２の不純物領域を形成する工程とを更
に備え、第２の不純物領域は第１の不純物領域よりも広
く、かつ、第２の不純物領域の不純物濃度は第１の不純
物領域の不純物濃度よりも低いことを特徴とするもので
ある。
【００２４】また、この発明のうち請求項１１に係るも
のは請求項２記載の半導体装置の製造方法であって、
（ｈ）工程（ｃ）と工程（ｄ）との間に実行され、半導
体基板の表面のうち、第１の位置とは異なる、第１の導
電性膜が形成されていない第３の位置に存在する部分か
ら、第２の絶縁膜を通して半導体基板と反対の導電型を
有する第１の不純物を導入して第１の不純物領域を形成
する工程と、（ｉ）工程（ｄ）と工程（ｅ）との間に実
行され、第３の位置の上方に存在する第３の絶縁膜を除
去する工程と、（ｊ）工程（ｉ）と工程（ｅ）との間に
実行され、半導体基板の表面のうち第３の位置に存在す
る部分から、第２の絶縁膜を通して半導体基板と反対の
導電型を有する第２の不純物を導入して第２の不純物領
域を形成する工程と、（ｋ）工程（ｆ）と同時に実行さ
れ、第３の位置の上方に存在する、第４の絶縁膜及び第
２の絶縁膜をこの順に連続してエッチングして、半導体
基板の表面のうち第３の位置に存在する部分を露出する
工程と、（ｌ）工程（ｇ）と同時に実行され、第３の位
置において半導体基板と電気的に接触する第４の導電性
膜を形成する工程とを更に備え、第２の不純物領域は第
１の不純物領域よりも広く、かつ、第２の不純物領域の
不純物濃度は第１の不純物領域の不純物濃度よりも低い
ことを特徴とするものである。
のは請求項２記載の半導体装置の製造方法であって、
（ｈ）工程（ｃ）と工程（ｄ）との間に実行され、半導
体基板の表面のうち、第１の位置とは異なる、第１の導
電性膜が形成されていない第３の位置に存在する部分か
ら、第２の絶縁膜を通して半導体基板と反対の導電型を
有する第１の不純物を導入して第１の不純物領域を形成
する工程と、（ｉ）工程（ｄ）と工程（ｅ）との間に実
行され、第３の位置の上方に存在する第３の絶縁膜を除
去する工程と、（ｊ）工程（ｉ）と工程（ｅ）との間に
実行され、半導体基板の表面のうち第３の位置に存在す
る部分から、第２の絶縁膜を通して半導体基板と反対の
導電型を有する第２の不純物を導入して第２の不純物領
域を形成する工程と、（ｋ）工程（ｆ）と同時に実行さ
れ、第３の位置の上方に存在する、第４の絶縁膜及び第
２の絶縁膜をこの順に連続してエッチングして、半導体
基板の表面のうち第３の位置に存在する部分を露出する
工程と、（ｌ）工程（ｇ）と同時に実行され、第３の位
置において半導体基板と電気的に接触する第４の導電性
膜を形成する工程とを更に備え、第２の不純物領域は第
１の不純物領域よりも広く、かつ、第２の不純物領域の
不純物濃度は第１の不純物領域の不純物濃度よりも低い
ことを特徴とするものである。
【００２５】
実施の形態１．図１〜図１５は、本発明の実施の形態１
に係る半導体装置の製造工程を順に示す断面図である。
まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜
２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２
が形成されていない半導体基板１上にゲート酸化膜３、
ゲート電極４、絶縁膜５の順に積層された構造を選択的
に形成する（図１）。このゲート電極４はＤＲＡＭのワ
ード線として機能することとなる。なお、図１において
素子分離絶縁膜２上に設けられたゲート電極４の下方に
はゲート酸化膜３が設けられていないが、紙面垂直方向
で素子分離絶縁膜２の後方に隠れて上述の積層構造が形
成される。
に係る半導体装置の製造工程を順に示す断面図である。
まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜
２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２
が形成されていない半導体基板１上にゲート酸化膜３、
ゲート電極４、絶縁膜５の順に積層された構造を選択的
に形成する（図１）。このゲート電極４はＤＲＡＭのワ
ード線として機能することとなる。なお、図１において
素子分離絶縁膜２上に設けられたゲート電極４の下方に
はゲート酸化膜３が設けられていないが、紙面垂直方向
で素子分離絶縁膜２の後方に隠れて上述の積層構造が形
成される。
【００２６】次に、全面に、シリコン酸化膜６をＣＶＤ
法により形成する（図２）。次に、半導体基板１に垂直
な方向にエッチングレートの高い異方性の酸化膜エッチ
ングを行うことによりシリコン酸化膜６をエッチング
し、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞ
れの側壁部にシリコン酸化膜６を残置させ、サイドウォ
ール６ａ〜６ｆを形成する。但し、このエッチングの際
には半導体基板１が露出しないよう、半導体基板１上に
所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸
化膜６ｇ〜６ｉを形成する。ここで、基板保護酸化膜６
ｇ〜６ｉの膜厚は、これらを異方性の酸化膜エッチング
によって除去する際にそのエッチングを精度よく制御し
て半導体基板１がダメージを受けない範囲に設定され
る。例えば本実施の形態においては５〜２０ｎｍとす
る。その後、基板保護酸化膜６ｇ〜６ｉを通して半導体
基板１内に半導体基板１と反対の導電型のイオンを用い
てイオン注入を行い、ソース／ドレイン領域２６１〜２
６３をそれぞれ形成する（図３）。
法により形成する（図２）。次に、半導体基板１に垂直
な方向にエッチングレートの高い異方性の酸化膜エッチ
ングを行うことによりシリコン酸化膜６をエッチング
し、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれぞ
れの側壁部にシリコン酸化膜６を残置させ、サイドウォ
ール６ａ〜６ｆを形成する。但し、このエッチングの際
には半導体基板１が露出しないよう、半導体基板１上に
所定の膜厚のシリコン酸化膜６を残置させ、基板保護酸
化膜６ｇ〜６ｉを形成する。ここで、基板保護酸化膜６
ｇ〜６ｉの膜厚は、これらを異方性の酸化膜エッチング
によって除去する際にそのエッチングを精度よく制御し
て半導体基板１がダメージを受けない範囲に設定され
る。例えば本実施の形態においては５〜２０ｎｍとす
る。その後、基板保護酸化膜６ｇ〜６ｉを通して半導体
基板１内に半導体基板１と反対の導電型のイオンを用い
てイオン注入を行い、ソース／ドレイン領域２６１〜２
６３をそれぞれ形成する（図３）。
【００２７】次に、全面に、例えばＳｉ3Ｎ4又はＳｉＯ
Ｎなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎ
ｍの厚さに堆積する（図４）。
Ｎなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎ
ｍの厚さに堆積する（図４）。
【００２８】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積して、層間絶縁膜８を形成する（図
５）。
ＶＤ法により堆積して、層間絶縁膜８を形成する（図
５）。
【００２９】次に、層間絶縁膜８上に、ソース／ドレイ
ン領域２６２の上方で開口を呈するホトレジスト１０を
通常の転写プロセスにより形成し、このホトレジスト１
０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エ
ッチングプロセスによって層間絶縁膜８のみをエッチン
グして、コンタクトホール５０を形成する（図６）。こ
の酸化膜エッチングプロセスにおいては、ＣＶＤ法によ
り形成されたＳｉ3Ｎ4，ＳｉＯＮからなる絶縁膜７に対
するエッチング速度が、ＣＶＤ法により形成されたシリ
コン酸化膜からなる層間絶縁膜８よりも遅いことから、
絶縁膜７が露出した時点でエッチングを容易に停止する
ことができる。
ン領域２６２の上方で開口を呈するホトレジスト１０を
通常の転写プロセスにより形成し、このホトレジスト１
０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エ
ッチングプロセスによって層間絶縁膜８のみをエッチン
グして、コンタクトホール５０を形成する（図６）。こ
の酸化膜エッチングプロセスにおいては、ＣＶＤ法によ
り形成されたＳｉ3Ｎ4，ＳｉＯＮからなる絶縁膜７に対
するエッチング速度が、ＣＶＤ法により形成されたシリ
コン酸化膜からなる層間絶縁膜８よりも遅いことから、
絶縁膜７が露出した時点でエッチングを容易に停止する
ことができる。
【００３０】次に、ホトレジスト１０をマスクとして、
例えばＣＦ4ガスを用いたエッチングプロセスによって
絶縁膜７を除去する（図７）。さらに、ホトレジスト１
０をマスクとして、異方性の酸化膜エッチングを行うこ
とにより基板保護酸化膜６ｈを除去してソース／ドレイ
ン領域２６２を露出させる。このときサイドウォール６
ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分
だけ除去されるにすぎない。その後ホトレジスト１０を
除去する（図８）。
例えばＣＦ4ガスを用いたエッチングプロセスによって
絶縁膜７を除去する（図７）。さらに、ホトレジスト１
０をマスクとして、異方性の酸化膜エッチングを行うこ
とにより基板保護酸化膜６ｈを除去してソース／ドレイ
ン領域２６２を露出させる。このときサイドウォール６
ｄ，６ｅも除去されるが、基板保護酸化膜６ｈの膜厚分
だけ除去されるにすぎない。その後ホトレジスト１０を
除去する（図８）。
【００３１】次に、例えばＷＳｉ／ｐｏｌｙＳｉ又はＴ
ｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９
を、コンタクトホール５０を介してソース／ドレイン領
域２６２に接続させるように形成する（図９）。この導
電性膜９はＤＲＡＭのビット線として機能することとな
る。
ｉＳｉ／ｐｏｌｙＳｉなどの構造を有する導電性膜９
を、コンタクトホール５０を介してソース／ドレイン領
域２６２に接続させるように形成する（図９）。この導
電性膜９はＤＲＡＭのビット線として機能することとな
る。
【００３２】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積して、層間絶縁膜１１を形成する（図
１０）。さらに、層間絶縁膜１１上に、ソース／ドレイ
ン領域２６１の上方で開口を呈するホトレジスト１２
を、通常の転写プロセスにより形成する（図１１）。次
に、このホトレジスト１２をマスクとして、層間絶縁膜
１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチング
することにより、コンタクトホール５１を形成してソー
ス／ドレイン領域２６１を露出させる。かかるエッチン
グは、公知の手法により、同一のエッチャントを用いて
行うことができる。その後ホトレジスト１２を除去する
（図１２）。
ＶＤ法により堆積して、層間絶縁膜１１を形成する（図
１０）。さらに、層間絶縁膜１１上に、ソース／ドレイ
ン領域２６１の上方で開口を呈するホトレジスト１２
を、通常の転写プロセスにより形成する（図１１）。次
に、このホトレジスト１２をマスクとして、層間絶縁膜
１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチング
することにより、コンタクトホール５１を形成してソー
ス／ドレイン領域２６１を露出させる。かかるエッチン
グは、公知の手法により、同一のエッチャントを用いて
行うことができる。その後ホトレジスト１２を除去する
（図１２）。
【００３３】次に、コンタクトホール５１を埋めるよう
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。キャパシタ下部電極１３はコン
タクトホール５１を介してソース／ドレイン領域２６１
と接続される。その後、全面にＳｉ3Ｎ4膜を堆積してキ
ャパシタ誘電膜１４を形成する。さらに、キャパシタ誘
電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキ
ャパシタ上部電極１５を形成する（図１３）。
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。キャパシタ下部電極１３はコン
タクトホール５１を介してソース／ドレイン領域２６１
と接続される。その後、全面にＳｉ3Ｎ4膜を堆積してキ
ャパシタ誘電膜１４を形成する。さらに、キャパシタ誘
電膜１４上にｐｏｌｙＳｉをＣＶＤ法により堆積してキ
ャパシタ上部電極１５を形成する（図１３）。
【００３４】次に、キャパシタ上部電極１５上に、例え
ばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁
膜１６を形成し（図１４）、層間絶縁膜１６上に、例え
ばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的
に形成する（図１７）。
ばシリコン酸化膜をＣＶＤ法により堆積して、層間絶縁
膜１６を形成し（図１４）、層間絶縁膜１６上に、例え
ばＡｌＣｕ、ＡｌＳｉＣｕからなる配線層１７を選択的
に形成する（図１７）。
【００３５】このように本実施の形態１に係る半導体装
置の製造方法によれば、コンタクトホール５０を形成す
る際、一旦絶縁膜７をストッパとして層間絶縁膜８をエ
ッチングする。よってこの段階では基板保護酸化膜６ｈ
がエッチングされないので、層間絶縁膜８のエッチング
がソース／ドレイン領域２６２にダメージを与えること
はない。しかも、基板保護酸化膜６ｈは薄く、これをエ
ッチングする際のエッチング量の制御は容易であるた
め、やはりソース／ドレイン領域２６２にダメージを与
えない上、絶縁膜５やサイドウォール６ｄ，６ｅが除去
される量も各々における全体から見れば少ないので、コ
ンタクトホール５０がゲート電極４に接触することなく
自己整合的に形成される。
置の製造方法によれば、コンタクトホール５０を形成す
る際、一旦絶縁膜７をストッパとして層間絶縁膜８をエ
ッチングする。よってこの段階では基板保護酸化膜６ｈ
がエッチングされないので、層間絶縁膜８のエッチング
がソース／ドレイン領域２６２にダメージを与えること
はない。しかも、基板保護酸化膜６ｈは薄く、これをエ
ッチングする際のエッチング量の制御は容易であるた
め、やはりソース／ドレイン領域２６２にダメージを与
えない上、絶縁膜５やサイドウォール６ｄ，６ｅが除去
される量も各々における全体から見れば少ないので、コ
ンタクトホール５０がゲート電極４に接触することなく
自己整合的に形成される。
【００３６】また、ソース／ドレイン領域２６１の状態
に着目すると、従来の製造方法によればサイドウォール
６ａ〜６ｆ形成時及びコンタクトホール５１形成時の２
工程にわたって半導体基板１がオーバーエッチングされ
ており、結晶欠陥２５も大きかったのに対し、本実施の
形態１に係る半導体装置の製造方法によれば、サイドウ
ォール６ａ〜６ｆを形成する際に基板保護酸化膜６ｇを
残置させるため、この際のエッチングにより半導体基板
１がオーバーエッチングされることはなく、結晶欠陥２
５が生じることもない。従って、ソース／ドレイン領域
２６１付近の結晶欠陥２５は従来の製造方法と比較して
抑制されているため、これにコンタクトホール５１を介
してキャパシタ下部電極１３を接続したときに、デバイ
スの誤動作を引き起こすリーク電流が誘発されることも
抑制される。
に着目すると、従来の製造方法によればサイドウォール
６ａ〜６ｆ形成時及びコンタクトホール５１形成時の２
工程にわたって半導体基板１がオーバーエッチングされ
ており、結晶欠陥２５も大きかったのに対し、本実施の
形態１に係る半導体装置の製造方法によれば、サイドウ
ォール６ａ〜６ｆを形成する際に基板保護酸化膜６ｇを
残置させるため、この際のエッチングにより半導体基板
１がオーバーエッチングされることはなく、結晶欠陥２
５が生じることもない。従って、ソース／ドレイン領域
２６１付近の結晶欠陥２５は従来の製造方法と比較して
抑制されているため、これにコンタクトホール５１を介
してキャパシタ下部電極１３を接続したときに、デバイ
スの誤動作を引き起こすリーク電流が誘発されることも
抑制される。
【００３７】実施の形態２．実施の形態１では、絶縁膜
７を形成した後の工程で層間絶縁膜８を形成したが、絶
縁膜７を形成した後層間絶縁膜８を形成する前に、コン
タクトホール５０が形成される領域以外の絶縁膜７を除
去してもよい。
７を形成した後の工程で層間絶縁膜８を形成したが、絶
縁膜７を形成した後層間絶縁膜８を形成する前に、コン
タクトホール５０が形成される領域以外の絶縁膜７を除
去してもよい。
【００３８】図１６〜図２７は、本発明の実施の形態２
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図４
に示す構造と同様の構造を得る。その後、コンタクトホ
ール５０が形成される領域に、通常の転写プロセスによ
ってホトレジスト２４を形成する（図１６）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図４
に示す構造と同様の構造を得る。その後、コンタクトホ
ール５０が形成される領域に、通常の転写プロセスによ
ってホトレジスト２４を形成する（図１６）。
【００３９】次に、ホトレジスト２４に覆われていない
領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチン
グプロセスによって除去した後、ホトレジスト２４を除
去する（図１７）。
領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチン
グプロセスによって除去した後、ホトレジスト２４を除
去する（図１７）。
【００４０】以下、実施の形態１に係る工程と同様の工
程を経て層間絶縁膜１１まで形成する。即ち、全面に層
間絶縁膜８を堆積し（図１８）、この上に形成したホト
レジスト２７をマスクとして、例えばＣ4Ｆ8ガスを用い
た酸化膜エッチングプロセスによって層間絶縁膜８のみ
をエッチングしてコンタクトホール５０を形成する（図
１９）。さらにホトレジスト２７をマスクとして絶縁膜
７をエッチングし（図２０）、基板保護酸化膜６ｈを除
去した後ホトレジスト２７を除去する（図２１）。次
に、導電性膜９をコンタクトホール５０を介してソース
／ドレイン領域２６２に接続し（図２２）、全面に層間
絶縁膜１１を形成する（図２３）。
程を経て層間絶縁膜１１まで形成する。即ち、全面に層
間絶縁膜８を堆積し（図１８）、この上に形成したホト
レジスト２７をマスクとして、例えばＣ4Ｆ8ガスを用い
た酸化膜エッチングプロセスによって層間絶縁膜８のみ
をエッチングしてコンタクトホール５０を形成する（図
１９）。さらにホトレジスト２７をマスクとして絶縁膜
７をエッチングし（図２０）、基板保護酸化膜６ｈを除
去した後ホトレジスト２７を除去する（図２１）。次
に、導電性膜９をコンタクトホール５０を介してソース
／ドレイン領域２６２に接続し（図２２）、全面に層間
絶縁膜１１を形成する（図２３）。
【００４１】その後、層間絶縁膜１１上に通常の転写プ
ロセスによりホトレジスト１２を形成し、このホトレジ
スト１２をマスクとして層間絶縁膜１１，８、基板保護
酸化膜６ｇを同一のエッチャントを用いてエッチングす
ることにより、コンタクトホール５１を形成してソース
／ドレイン領域２６１を露出させる（図２４）。
ロセスによりホトレジスト１２を形成し、このホトレジ
スト１２をマスクとして層間絶縁膜１１，８、基板保護
酸化膜６ｇを同一のエッチャントを用いてエッチングす
ることにより、コンタクトホール５１を形成してソース
／ドレイン領域２６１を露出させる（図２４）。
【００４２】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
それぞれ形成する（図２５）。その後全面に層間絶縁膜
１６を形成し（図２６）、この上に配線層１７を選択的
に形成する（図２７）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
それぞれ形成する（図２５）。その後全面に層間絶縁膜
１６を形成し（図２６）、この上に配線層１７を選択的
に形成する（図２７）。
【００４３】コンタクトホール５１はワード線たるゲー
ト電極４及びビット線たる導電性膜９に接触しないよう
に形成する必要があるため、必然的に微細なコンタクト
ホールを形成しなければならない。よって、微細なコン
タクトホール５１を形成する際に絶縁膜７のようなエッ
チング速度の遅い膜が存在することは望ましくない。本
実施の形態２に係る半導体装置の製造方法によれば、コ
ンタクトホール５１を形成する際にエッチング速度の遅
い絶縁膜７をエッチングする必要がないため、コンタク
トホール５１を容易に形成することが可能になる。
ト電極４及びビット線たる導電性膜９に接触しないよう
に形成する必要があるため、必然的に微細なコンタクト
ホールを形成しなければならない。よって、微細なコン
タクトホール５１を形成する際に絶縁膜７のようなエッ
チング速度の遅い膜が存在することは望ましくない。本
実施の形態２に係る半導体装置の製造方法によれば、コ
ンタクトホール５１を形成する際にエッチング速度の遅
い絶縁膜７をエッチングする必要がないため、コンタク
トホール５１を容易に形成することが可能になる。
【００４４】実施の形態３．実施の形態１では、層間絶
縁膜１１を形成した後、この上に通常の転写プロセスに
より形成したホトレジスト１２をマスクとして、層間絶
縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇを同一の
エッチャントを用いた単一の工程によりエッチングして
コンタクトホール５１を形成したが、複数の工程により
コンタクトホール５１を形成してもよい。
縁膜１１を形成した後、この上に通常の転写プロセスに
より形成したホトレジスト１２をマスクとして、層間絶
縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇを同一の
エッチャントを用いた単一の工程によりエッチングして
コンタクトホール５１を形成したが、複数の工程により
コンタクトホール５１を形成してもよい。
【００４５】図２８〜図３４は、本発明の実施の形態３
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図１
１に示す構造と同様の構造を得る（図２８）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図１
１に示す構造と同様の構造を得る（図２８）。
【００４６】次に、ホトレジスト１２をマスクとして例
えばＣ4Ｆ8ガスを用いた酸化膜エッチングを行うことに
より、層間絶縁膜１１，８のみをエッチングし、絶縁膜
７が露出した時点でエッチングを停止する（図２９）。
かかる酸化膜エッチングプロセスでは、Ｓｉ3Ｎ4やＳｉ
ＯＮからなる絶縁膜７に対するエッチング速度が、シリ
コン酸化膜からなる層間絶縁膜８，１１のそれよりも遅
いため、絶縁膜７が露出した時点でエッチングを容易に
停止することができることは、実施の形態１で述べたと
おりである。
えばＣ4Ｆ8ガスを用いた酸化膜エッチングを行うことに
より、層間絶縁膜１１，８のみをエッチングし、絶縁膜
７が露出した時点でエッチングを停止する（図２９）。
かかる酸化膜エッチングプロセスでは、Ｓｉ3Ｎ4やＳｉ
ＯＮからなる絶縁膜７に対するエッチング速度が、シリ
コン酸化膜からなる層間絶縁膜８，１１のそれよりも遅
いため、絶縁膜７が露出した時点でエッチングを容易に
停止することができることは、実施の形態１で述べたと
おりである。
【００４７】次に、ホトレジスト１２をマスクとして、
例えばＣＦ4ガスを用いたエッチングプロセスにより絶
縁膜７のみを除去する（図３０）。さらに、ホトレジス
ト１２をマスクとして異方性の酸化膜エッチングを行う
ことにより、基板保護酸化膜６ｇを除去してソース／ド
レイン領域２６１を露出させる。その後ホトレジスト１
２を除去する（図３１）。
例えばＣＦ4ガスを用いたエッチングプロセスにより絶
縁膜７のみを除去する（図３０）。さらに、ホトレジス
ト１２をマスクとして異方性の酸化膜エッチングを行う
ことにより、基板保護酸化膜６ｇを除去してソース／ド
レイン領域２６１を露出させる。その後ホトレジスト１
２を除去する（図３１）。
【００４８】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、キャパ
シタ誘電膜１４、キャパシタ上部電極１５を形成する
（図３２）。その後全面に層間絶縁膜１６を形成した後
（図３３）、この上に配線層１７を選択的に形成する
（図３４）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、キャパ
シタ誘電膜１４、キャパシタ上部電極１５を形成する
（図３２）。その後全面に層間絶縁膜１６を形成した後
（図３３）、この上に配線層１７を選択的に形成する
（図３４）。
【００４９】このように本実施の形態３に係る半導体装
置の製造方法によれば、コンタクトホール５１を形成す
る際、エッチング速度の遅い絶縁膜７がストッパとして
機能し、実施の形態１におけるコンタクトホール５０と
同様、コンタクトホール５１がゲート電極４に接触する
ことなく自己整合的に形成される。
置の製造方法によれば、コンタクトホール５１を形成す
る際、エッチング速度の遅い絶縁膜７がストッパとして
機能し、実施の形態１におけるコンタクトホール５０と
同様、コンタクトホール５１がゲート電極４に接触する
ことなく自己整合的に形成される。
【００５０】また、実施の形態１ではコンタクトホール
５１を形成する際に、層間絶縁膜１１，８、基板保護酸
化膜６ｇを同一のエッチャントを用いた単一の工程によ
りエッチングしていたため、除去すべき膜厚が厚く、エ
ッチング量の制御は容易ではなかった。しかし、本実施
の形態３に係る製造方法によれば、まず層間絶縁膜１
１，８のみをエッチングした後、絶縁膜７のみをエッチ
ングするため、ソース／ドレイン領域２６１には影響せ
ず、さらにその後基板保護酸化膜６ｇのみをエッチング
する工程においても除去すべき膜厚が薄く、エッチング
量の制御も容易となる。従って、コンタクトホール５１
を形成する際のエッチングによる半導体基板１のオーバ
ーエッチング量も減少させることができ、実施の形態１
に示す方法よりも、ソース／ドレイン領域２６１におけ
る結晶欠陥２５の発生をさらに抑制することができる。
５１を形成する際に、層間絶縁膜１１，８、基板保護酸
化膜６ｇを同一のエッチャントを用いた単一の工程によ
りエッチングしていたため、除去すべき膜厚が厚く、エ
ッチング量の制御は容易ではなかった。しかし、本実施
の形態３に係る製造方法によれば、まず層間絶縁膜１
１，８のみをエッチングした後、絶縁膜７のみをエッチ
ングするため、ソース／ドレイン領域２６１には影響せ
ず、さらにその後基板保護酸化膜６ｇのみをエッチング
する工程においても除去すべき膜厚が薄く、エッチング
量の制御も容易となる。従って、コンタクトホール５１
を形成する際のエッチングによる半導体基板１のオーバ
ーエッチング量も減少させることができ、実施の形態１
に示す方法よりも、ソース／ドレイン領域２６１におけ
る結晶欠陥２５の発生をさらに抑制することができる。
【００５１】実施の形態４．実施の形態１では、層間絶
縁膜８を形成した後の工程において一旦ソース／ドレイ
ン領域２６２のみを露出させていたが、ソース／ドレイ
ン領域２６１を同時に露出させてもよい。
縁膜８を形成した後の工程において一旦ソース／ドレイ
ン領域２６２のみを露出させていたが、ソース／ドレイ
ン領域２６１を同時に露出させてもよい。
【００５２】図３５〜図４４は、本発明の実施の形態４
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図５
と同様の構造を得る。その後、層間絶縁膜８上に、ソー
ス／ドレイン領域２６１，２６２の上方に開口を呈する
ホトレジスト１０ａを通常の転写プロセスにより形成
し、このホトレジスト１０ａをマスクとして、例えばＣ
4Ｆ8ガスを用いた酸化膜エッチングを行うことにより層
間絶縁膜８のみをエッチングして、コンタクトホール５
０，５２を形成する（図３５）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図５
と同様の構造を得る。その後、層間絶縁膜８上に、ソー
ス／ドレイン領域２６１，２６２の上方に開口を呈する
ホトレジスト１０ａを通常の転写プロセスにより形成
し、このホトレジスト１０ａをマスクとして、例えばＣ
4Ｆ8ガスを用いた酸化膜エッチングを行うことにより層
間絶縁膜８のみをエッチングして、コンタクトホール５
０，５２を形成する（図３５）。
【００５３】次に、ホトレジスト１０ａをマスクとし
て、例えばＣＦ4ガスを用いたエッチングプロセスによ
って絶縁膜７のみを除去する（図３６）。さらに、ホト
レジスト１０ａをマスクとして、異方性の酸化膜エッチ
ングを行うことにより基板保護酸化膜６ｇ，６ｈを除去
してソース／ドレイン領域２６１，２６２を露出させ
る。その後ホトレジスト１０ａを除去する（図３７）。
て、例えばＣＦ4ガスを用いたエッチングプロセスによ
って絶縁膜７のみを除去する（図３６）。さらに、ホト
レジスト１０ａをマスクとして、異方性の酸化膜エッチ
ングを行うことにより基板保護酸化膜６ｇ，６ｈを除去
してソース／ドレイン領域２６１，２６２を露出させ
る。その後ホトレジスト１０ａを除去する（図３７）。
【００５４】次に、ビット線たる導電性膜９をコンタク
トホール５０を介してソース／ドレイン領域２６２に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する導電性膜１９をコンタクトホール５２を介
してソース／ドレイン領域２６１に接続させるように形
成する（図３８）。この導電性膜１９は、キャパシタ下
部電極１３とソース／ドレイン領域２６１とを接続する
ための接続電極として機能することとなる。
トホール５０を介してソース／ドレイン領域２６２に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する導電性膜１９をコンタクトホール５２を介
してソース／ドレイン領域２６１に接続させるように形
成する（図３８）。この導電性膜１９は、キャパシタ下
部電極１３とソース／ドレイン領域２６１とを接続する
ための接続電極として機能することとなる。
【００５５】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積し、層間絶縁膜１１を形成する（図３
９）。次に、層間絶縁膜１１上に、ソース／ドレイン領
域２６１の上方に開口を呈するホトレジスト１２を通常
の転写プロセスにより形成する（図４０）。
ＶＤ法により堆積し、層間絶縁膜１１を形成する（図３
９）。次に、層間絶縁膜１１上に、ソース／ドレイン領
域２６１の上方に開口を呈するホトレジスト１２を通常
の転写プロセスにより形成する（図４０）。
【００５６】その後、このホトレジスト１２をマスクと
して層間絶縁膜１１をエッチングすることにより、コン
タクトホール５３を形成して導電性膜１９を露出させ
る。その後ホトレジスト１２を除去する（図４１）。
して層間絶縁膜１１をエッチングすることにより、コン
タクトホール５３を形成して導電性膜１９を露出させ
る。その後ホトレジスト１２を除去する（図４１）。
【００５７】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５３を介して導電性膜１
９に接続するように形成した後、全面に、キャパシタ誘
電膜１４、キャパシタ上部電極１５を形成する（図４
２）。次に、全面に層間絶縁膜１６を形成した後（図４
３）、この上に配線層１７を選択的に形成する（図４
４）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５３を介して導電性膜１
９に接続するように形成した後、全面に、キャパシタ誘
電膜１４、キャパシタ上部電極１５を形成する（図４
２）。次に、全面に層間絶縁膜１６を形成した後（図４
３）、この上に配線層１７を選択的に形成する（図４
４）。
【００５８】このように本実施の形態４に係る半導体装
置の製造方法によれば、コンタクトホール５０，５２を
形成する際、エッチング速度の遅い絶縁膜７が層間絶縁
膜８をエッチングする際のストッパとして機能するた
め、コンタクトホール５０，５２がゲート電極４に接触
することなく自己整合的に形成される。
置の製造方法によれば、コンタクトホール５０，５２を
形成する際、エッチング速度の遅い絶縁膜７が層間絶縁
膜８をエッチングする際のストッパとして機能するた
め、コンタクトホール５０，５２がゲート電極４に接触
することなく自己整合的に形成される。
【００５９】また、実施の形態３ではコンタクトホール
５１を形成する工程で絶縁膜７を露出する際に、層間絶
縁膜１１，８を同一のエッチャントを用いた単一の工程
によってエッチングしていたため、除去すべき膜厚が厚
くエッチングの制御は容易ではなかった。従って、層間
絶縁膜１１，８をエッチングする際のオーバーエッチン
グが過大になると、本来このエッチングのストッパとし
て機能すべき絶縁膜７が突き破られ、さらにその下の基
板保護酸化膜６ｇはシリコン酸化膜であり容易にエッチ
ングされることから、このエッチングがソース／ドレイ
ン領域２６１の表面をもオーバーエッチングしてしまう
おそれも考えられる。
５１を形成する工程で絶縁膜７を露出する際に、層間絶
縁膜１１，８を同一のエッチャントを用いた単一の工程
によってエッチングしていたため、除去すべき膜厚が厚
くエッチングの制御は容易ではなかった。従って、層間
絶縁膜１１，８をエッチングする際のオーバーエッチン
グが過大になると、本来このエッチングのストッパとし
て機能すべき絶縁膜７が突き破られ、さらにその下の基
板保護酸化膜６ｇはシリコン酸化膜であり容易にエッチ
ングされることから、このエッチングがソース／ドレイ
ン領域２６１の表面をもオーバーエッチングしてしまう
おそれも考えられる。
【００６０】しかし、本実施の形態４に係る半導体装置
の製造方法によれば、絶縁膜７を露出するにあたって層
間絶縁膜１１，８を単一の工程によってエッチングする
のではなく、層間絶縁膜１１を形成する前の工程におい
て一旦層間絶縁膜８のみをエッチングして絶縁膜７を露
出させ、その後別の工程において層間絶縁膜１１のみを
エッチングするため、それぞれの工程において除去すべ
き膜厚が薄く、容易にエッチング量を制御することがで
きる。よって、ソース／ドレイン領域２６１のオーバー
エッチングをより一層回避しやすい。
の製造方法によれば、絶縁膜７を露出するにあたって層
間絶縁膜１１，８を単一の工程によってエッチングする
のではなく、層間絶縁膜１１を形成する前の工程におい
て一旦層間絶縁膜８のみをエッチングして絶縁膜７を露
出させ、その後別の工程において層間絶縁膜１１のみを
エッチングするため、それぞれの工程において除去すべ
き膜厚が薄く、容易にエッチング量を制御することがで
きる。よって、ソース／ドレイン領域２６１のオーバー
エッチングをより一層回避しやすい。
【００６１】実施の形態５．実施の形態１では、サイド
ウォール６ａ〜６ｆ、及び基板保護酸化膜６ｇ〜６ｉ上
に絶縁膜７及び層間絶縁膜８を形成していたが、絶縁膜
７及び層間絶縁膜８の代わりにシリコン酸化膜６よりも
エッチング速度の速い絶縁膜を形成してもよい。
ウォール６ａ〜６ｆ、及び基板保護酸化膜６ｇ〜６ｉ上
に絶縁膜７及び層間絶縁膜８を形成していたが、絶縁膜
７及び層間絶縁膜８の代わりにシリコン酸化膜６よりも
エッチング速度の速い絶縁膜を形成してもよい。
【００６２】図４５〜図５７は、本発明の実施の形態５
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図３
と同様の構造を得る。即ち、半導体基板１上に素子分離
絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶
縁膜２が形成されていない半導体基板１上にゲート酸化
膜３、ゲート電極４、絶縁膜５の順に積層された構造を
選択的に形成する（図４５）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図３
と同様の構造を得る。即ち、半導体基板１上に素子分離
絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶
縁膜２が形成されていない半導体基板１上にゲート酸化
膜３、ゲート電極４、絶縁膜５の順に積層された構造を
選択的に形成する（図４５）。
【００６３】次に、全面にシリコン酸化膜６をＣＶＤ法
により形成し（図４６）、その後半導体基板１に垂直な
方向にエッチングレートの高い異方性の酸化膜エッチン
グを行うことによりシリコン酸化膜６をエッチングして
サイドウォール６ａ〜６ｆを形成するとともに、基板保
護酸化膜６ｇ〜６ｉを形成する。その後、ソース／ドレ
イン領域２６１〜２６３をそれぞれ形成する（図４
７）。
により形成し（図４６）、その後半導体基板１に垂直な
方向にエッチングレートの高い異方性の酸化膜エッチン
グを行うことによりシリコン酸化膜６をエッチングして
サイドウォール６ａ〜６ｆを形成するとともに、基板保
護酸化膜６ｇ〜６ｉを形成する。その後、ソース／ドレ
イン領域２６１〜２６３をそれぞれ形成する（図４
７）。
【００６４】次に、全面に、シリコン酸化膜６よりもエ
ッチング速度の速い層間絶縁膜（例えば、ボロンやリン
などの不純物を含むシリコン酸化膜）８１を形成する
（図４８）。
ッチング速度の速い層間絶縁膜（例えば、ボロンやリン
などの不純物を含むシリコン酸化膜）８１を形成する
（図４８）。
【００６５】次に、層間絶縁膜８１上に、ソース／ドレ
イン領域２６２の上方に開口を呈するホトレジスト１０
を通常の転写プロセスにより形成する。その後、このホ
トレジスト１０をマスクとしてエッチングプロセスを行
うことにより、層間絶縁膜８１のみをエッチングする。
このときのエッチャントとしては、例えばＣＨＦ3又は
ＣＦ4、或いはこれらの混合ガスを、低密度のプラズマ
（１０10／ｃｍ2程度）として用いる。この際、エッチ
ング速度の差で、シリコン酸化膜６（特にサイドウォー
ル６ｄ，６ｅ及び基板保護酸化膜６ｈ）がエッチングの
ストッパとして機能するため、サイドウォール６ｄ，６
ｅ及び基板保護酸化膜６ｈを露出させるためのコンタク
トホール５０が形成される（図４９）。
イン領域２６２の上方に開口を呈するホトレジスト１０
を通常の転写プロセスにより形成する。その後、このホ
トレジスト１０をマスクとしてエッチングプロセスを行
うことにより、層間絶縁膜８１のみをエッチングする。
このときのエッチャントとしては、例えばＣＨＦ3又は
ＣＦ4、或いはこれらの混合ガスを、低密度のプラズマ
（１０10／ｃｍ2程度）として用いる。この際、エッチ
ング速度の差で、シリコン酸化膜６（特にサイドウォー
ル６ｄ，６ｅ及び基板保護酸化膜６ｈ）がエッチングの
ストッパとして機能するため、サイドウォール６ｄ，６
ｅ及び基板保護酸化膜６ｈを露出させるためのコンタク
トホール５０が形成される（図４９）。
【００６６】次に、ホトレジスト１０をマスクとして異
方性の酸化膜エッチングを行うことにより、基板保護酸
化膜６ｈを除去してソース／ドレイン領域２６２を露出
させる。このときサイドウォール６ｄ，６ｅも除去され
るが、基板保護酸化膜６ｈの膜厚分だけ除去されるにす
ぎない。その後ホトレジスト１０を除去する（図５
０）。
方性の酸化膜エッチングを行うことにより、基板保護酸
化膜６ｈを除去してソース／ドレイン領域２６２を露出
させる。このときサイドウォール６ｄ，６ｅも除去され
るが、基板保護酸化膜６ｈの膜厚分だけ除去されるにす
ぎない。その後ホトレジスト１０を除去する（図５
０）。
【００６７】次に、導電性膜９を、コンタクトホール５
０を介してソース／ドレイン領域２６２に接続するよう
に形成し（図５１）、その後全面に層間絶縁膜１１を形
成する（図５２）。
０を介してソース／ドレイン領域２６２に接続するよう
に形成し（図５１）、その後全面に層間絶縁膜１１を形
成する（図５２）。
【００６８】次に、層間絶縁膜１１上に、ソース／ドレ
イン領域２６１の上方に開口を呈するホトレジスト１２
を通常の転写プロセスにより形成する（図５３）。その
後、このホトレジスト１２をマスクとして、層間絶縁膜
１１，８１、基板保護酸化膜６ｇを同一のエッチャント
を用いてエッチングすることによりコンタクトホール５
１を形成し、ソース／ドレイン領域２６１を露出させる
（図５４）。
イン領域２６１の上方に開口を呈するホトレジスト１２
を通常の転写プロセスにより形成する（図５３）。その
後、このホトレジスト１２をマスクとして、層間絶縁膜
１１，８１、基板保護酸化膜６ｇを同一のエッチャント
を用いてエッチングすることによりコンタクトホール５
１を形成し、ソース／ドレイン領域２６１を露出させる
（図５４）。
【００６９】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４及びキャパシタ上部電極１５
を形成する（図５５）。その後全面に層間絶縁膜１６を
形成した後（図５６）、この上に配線層１７を選択的に
形成する（図５７）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４及びキャパシタ上部電極１５
を形成する（図５５）。その後全面に層間絶縁膜１６を
形成した後（図５６）、この上に配線層１７を選択的に
形成する（図５７）。
【００７０】このように本実施の形態５に係る半導体装
置の製造方法によれば、コンタクトホール５０を形成す
る際に、層間絶縁膜８１のみをエッチングして一旦サイ
ドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出さ
せるため、実施の形態１と同様の理由でコンタクトホ−
ル５０がゲート電極４に接触することなく自己整合的に
形成され、かつ結晶欠陥２５の発生も抑制される。ま
た、実施の形態１に示す方法のように、エッチング速度
の遅い絶縁膜７をエッチングする必要がないため、コン
タクトホール５０，５１を形成する際のエッチング量の
制御が容易となる。
置の製造方法によれば、コンタクトホール５０を形成す
る際に、層間絶縁膜８１のみをエッチングして一旦サイ
ドウォール６ｄ，６ｅ及び基板保護酸化膜６ｈを露出さ
せるため、実施の形態１と同様の理由でコンタクトホ−
ル５０がゲート電極４に接触することなく自己整合的に
形成され、かつ結晶欠陥２５の発生も抑制される。ま
た、実施の形態１に示す方法のように、エッチング速度
の遅い絶縁膜７をエッチングする必要がないため、コン
タクトホール５０，５１を形成する際のエッチング量の
制御が容易となる。
【００７１】実施の形態６．実施の形態５では、層間絶
縁膜１１を形成した後、通常の転写プロセスにより形成
したホトレジスト１２をマスクとして、層間絶縁膜１
１，８１、基板保護酸化膜６ｇを同一のエッチャントを
用いた単一の工程によりエッチングしてコンタクトホー
ル５１を形成したが、複数の工程によりコンタクトホー
ル５１を形成してもよい。
縁膜１１を形成した後、通常の転写プロセスにより形成
したホトレジスト１２をマスクとして、層間絶縁膜１
１，８１、基板保護酸化膜６ｇを同一のエッチャントを
用いた単一の工程によりエッチングしてコンタクトホー
ル５１を形成したが、複数の工程によりコンタクトホー
ル５１を形成してもよい。
【００７２】図５８〜図６４は、本発明の実施の形態６
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態５に係る工程と同様の工程を経て図５
３に示す構造と同様の構造を得る（図５８）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態５に係る工程と同様の工程を経て図５
３に示す構造と同様の構造を得る（図５８）。
【００７３】次に、ホトレジスト１２をマスクとして異
方性の酸化膜エッチングを行うことにより、層間絶縁膜
１１をエッチングする。この際、層間絶縁膜８１のエッ
チング速度が層間絶縁膜１１のそれよりも速いので、層
間絶縁膜１１をエッチングする際のオーバーエッチング
により層間絶縁膜８１の上部も幾分エッチングされる
（図５９）。
方性の酸化膜エッチングを行うことにより、層間絶縁膜
１１をエッチングする。この際、層間絶縁膜８１のエッ
チング速度が層間絶縁膜１１のそれよりも速いので、層
間絶縁膜１１をエッチングする際のオーバーエッチング
により層間絶縁膜８１の上部も幾分エッチングされる
（図５９）。
【００７４】次に、ホトレジスト１２をマスクとして層
間絶縁膜８１のみをエッチングする（図６０）。この
際、シリコン酸化膜６のエッチング速度が層間絶縁膜８
１のそれよりも遅いので、サイドウォール６ｂ，６ｃ及
び基板保護酸化膜６ｇに施されるオーバーエッチング量
は小さい。
間絶縁膜８１のみをエッチングする（図６０）。この
際、シリコン酸化膜６のエッチング速度が層間絶縁膜８
１のそれよりも遅いので、サイドウォール６ｂ，６ｃ及
び基板保護酸化膜６ｇに施されるオーバーエッチング量
は小さい。
【００７５】次に、ホトレジスト１２をマスクとして異
方性の酸化膜エッチングを行うことにより、基板保護酸
化膜６ｇを除去してソース／ドレイン領域２６１を露出
させる。その後ホトレジスト１２を除去する（図６
１）。
方性の酸化膜エッチングを行うことにより、基板保護酸
化膜６ｇを除去してソース／ドレイン領域２６１を露出
させる。その後ホトレジスト１２を除去する（図６
１）。
【００７６】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、キャパ
シタ誘電膜１４、キャパシタ上部電極１５を形成する
（図６２）。その後全面に層間絶縁膜１６を形成した後
（図６３）、この上に配線層１７を選択的に形成する
（図６４）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、キャパ
シタ誘電膜１４、キャパシタ上部電極１５を形成する
（図６２）。その後全面に層間絶縁膜１６を形成した後
（図６３）、この上に配線層１７を選択的に形成する
（図６４）。
【００７７】このように本実施の形態６に係る半導体装
置の製造方法によれば、コンタクトホール５１を形成す
る際に、一旦層間絶縁膜８１のみをエッチングしてサイ
ドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇを露出さ
せるため、実施の形態５と同様の理由でコンタクトホー
ル５１がゲート電極４に接触することなく自己整合的に
形成され、かつ結晶欠陥２５の発生も抑制される。
置の製造方法によれば、コンタクトホール５１を形成す
る際に、一旦層間絶縁膜８１のみをエッチングしてサイ
ドウォール６ｂ，６ｃ及び基板保護酸化膜６ｇを露出さ
せるため、実施の形態５と同様の理由でコンタクトホー
ル５１がゲート電極４に接触することなく自己整合的に
形成され、かつ結晶欠陥２５の発生も抑制される。
【００７８】また、実施の形態５ではコンタクトホール
５１を形成する際に、層間絶縁膜１１，８１、基板保護
酸化膜６ｇを同一のエッチャントを用いた単一の工程に
よりエッチングしていたため、除去すべき膜厚が厚く、
エッチングの制御は容易ではなかった。しかし、本実施
の形態６に係る製造方法によれば、まず層間絶縁膜１１
のみをエッチングした後層間絶縁膜８１のみをエッチン
グし、さらにその後基板保護酸化膜６ｇのみをエッチン
グするため、それぞれの工程において除去すべき膜厚が
薄く、特に基板保護酸化膜６ｇのエッチング量の制御が
容易となる。従って、コンタクトホール５１を形成する
際のエッチングによる半導体基板１のオーバーエッチン
グ量も減少させることができ、実施の形態５に示す方法
よりも、ソース／ドレイン領域２６１の結晶欠陥２５の
発生をさらに抑制することができる。
５１を形成する際に、層間絶縁膜１１，８１、基板保護
酸化膜６ｇを同一のエッチャントを用いた単一の工程に
よりエッチングしていたため、除去すべき膜厚が厚く、
エッチングの制御は容易ではなかった。しかし、本実施
の形態６に係る製造方法によれば、まず層間絶縁膜１１
のみをエッチングした後層間絶縁膜８１のみをエッチン
グし、さらにその後基板保護酸化膜６ｇのみをエッチン
グするため、それぞれの工程において除去すべき膜厚が
薄く、特に基板保護酸化膜６ｇのエッチング量の制御が
容易となる。従って、コンタクトホール５１を形成する
際のエッチングによる半導体基板１のオーバーエッチン
グ量も減少させることができ、実施の形態５に示す方法
よりも、ソース／ドレイン領域２６１の結晶欠陥２５の
発生をさらに抑制することができる。
【００７９】実施の形態７．実施の形態５では、層間絶
縁膜８１を形成した後の工程において一旦ソース／ドレ
イン領域２６２のみを露出させていたが、ソース／ドレ
イン領域２６１を同時に露出させてもよい。
縁膜８１を形成した後の工程において一旦ソース／ドレ
イン領域２６２のみを露出させていたが、ソース／ドレ
イン領域２６１を同時に露出させてもよい。
【００８０】図６５〜７３は、本発明の実施の形態７に
係る半導体装置の製造工程を順に示す断面図である。ま
ず、実施の形態５に係る工程と同様の工程を経て図４８
と同様の構造を得る。その後、層間絶縁膜８１上に、ソ
ース／ドレイン領域２６１，２６２の上方に開口を呈す
るホトレジスト１０ａを通常の転写プロセスにより形成
し、このホトレジスト１０ａをマスクとして、実施の形
態５と同様のエッチャントを用いたエッチングプロセス
によって層間絶縁膜８１のみをエッチングして、コンタ
クトホール５２，５０をそれぞれ形成する（図６５）。
この際、シリコン酸化膜６のエッチング速度は層間絶縁
膜８１のそれよりも遅いので、サイドウォール６ｂ，６
ｃ，６ｄ，６ｅ、及び基板保護酸化膜６ｇ，６ｈに施さ
れるオーバーエッチング量は小さい。
係る半導体装置の製造工程を順に示す断面図である。ま
ず、実施の形態５に係る工程と同様の工程を経て図４８
と同様の構造を得る。その後、層間絶縁膜８１上に、ソ
ース／ドレイン領域２６１，２６２の上方に開口を呈す
るホトレジスト１０ａを通常の転写プロセスにより形成
し、このホトレジスト１０ａをマスクとして、実施の形
態５と同様のエッチャントを用いたエッチングプロセス
によって層間絶縁膜８１のみをエッチングして、コンタ
クトホール５２，５０をそれぞれ形成する（図６５）。
この際、シリコン酸化膜６のエッチング速度は層間絶縁
膜８１のそれよりも遅いので、サイドウォール６ｂ，６
ｃ，６ｄ，６ｅ、及び基板保護酸化膜６ｇ，６ｈに施さ
れるオーバーエッチング量は小さい。
【００８１】次に、ホトレジスト１０ａをマスクとし
て、異方性の酸化膜エッチングを行うことにより基板保
護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２
６１，２６２をそれぞれ露出させる。その後ホトレジス
ト１０ａを除去する（図６６）。
て、異方性の酸化膜エッチングを行うことにより基板保
護酸化膜６ｇ，６ｈを除去してソース／ドレイン領域２
６１，２６２をそれぞれ露出させる。その後ホトレジス
ト１０ａを除去する（図６６）。
【００８２】次に、ビット線たる導電性膜９をコンタク
トホール５０を介してソース／ドレイン領域２６２に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する導電性膜１９をコンタクトホール５２を介
してソース／ドレイン領域２６１に接続させるように形
成する（図６７）。既述のごとく、この電極１９はキャ
パシタ下部電極１３とソース／ドレイン領域２６１とを
接続するための接続電極として機能することとなる。
トホール５０を介してソース／ドレイン領域２６２に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する導電性膜１９をコンタクトホール５２を介
してソース／ドレイン領域２６１に接続させるように形
成する（図６７）。既述のごとく、この電極１９はキャ
パシタ下部電極１３とソース／ドレイン領域２６１とを
接続するための接続電極として機能することとなる。
【００８３】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積して、層間絶縁膜１１を形成し（図６
８）、この上に、ソース／ドレイン領域２６１の上方に
開口を呈するホトレジスト１２を通常の転写プロセスに
より形成する（図６９）。
ＶＤ法により堆積して、層間絶縁膜１１を形成し（図６
８）、この上に、ソース／ドレイン領域２６１の上方に
開口を呈するホトレジスト１２を通常の転写プロセスに
より形成する（図６９）。
【００８４】その後、このホトレジスト１２をマスクと
して層間絶縁膜１１をエッチングすることにより、コン
タクトホール５３を形成して導電性膜１９を露出させ
る。その後ホトレジスト１２を除去する（図７０）。
して層間絶縁膜１１をエッチングすることにより、コン
タクトホール５３を形成して導電性膜１９を露出させ
る。その後ホトレジスト１２を除去する（図７０）。
【００８５】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５３を介して導電性膜１
９に接続するように形成した後、全面に、キャパシタ誘
電膜１４、キャパシタ上部電極１５を形成する（図７
１）。次に、全面に層間絶縁膜１６を形成した後（図７
２）、この上に配線層１７を選択的に形成する（図７
３）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５３を介して導電性膜１
９に接続するように形成した後、全面に、キャパシタ誘
電膜１４、キャパシタ上部電極１５を形成する（図７
１）。次に、全面に層間絶縁膜１６を形成した後（図７
２）、この上に配線層１７を選択的に形成する（図７
３）。
【００８６】このように本実施の形態７に係る半導体装
置の製造方法によれば、コンタクトホール５０，５２を
形成する際に、酸化膜エッチングプロセスにより層間絶
縁膜８１のみをエッチングして一旦サイドウォール６
ｂ，６ｃ，６ｄ，６ｅ及び基板保護酸化膜６ｇ，６ｈを
露出させるため、実施の形態５と同様の理由でコンタク
トホール５０，５２がゲート電極４に接触することなく
自己整合的に形成され、かつ結晶欠陥２５の発生も抑制
される。
置の製造方法によれば、コンタクトホール５０，５２を
形成する際に、酸化膜エッチングプロセスにより層間絶
縁膜８１のみをエッチングして一旦サイドウォール６
ｂ，６ｃ，６ｄ，６ｅ及び基板保護酸化膜６ｇ，６ｈを
露出させるため、実施の形態５と同様の理由でコンタク
トホール５０，５２がゲート電極４に接触することなく
自己整合的に形成され、かつ結晶欠陥２５の発生も抑制
される。
【００８７】また、実施の形態６ではコンタクトホール
５１を形成する工程で、層間絶縁膜１１をエッチングす
る際のオーバーエッチングにより層間絶縁膜８１の上部
も幾分エッチングされていた。従って、次の工程で層間
絶縁膜８１をエッチングするにあたっては、その上部が
オーバーエッチングによりエッチングされた量を考慮す
る必要があり、しかも層間絶縁膜１１と層間絶縁膜８１
のエッチング速度は互いに異なるため、層間絶縁膜８１
をエッチングすべき量を精度よく制御する必要があっ
た。
５１を形成する工程で、層間絶縁膜１１をエッチングす
る際のオーバーエッチングにより層間絶縁膜８１の上部
も幾分エッチングされていた。従って、次の工程で層間
絶縁膜８１をエッチングするにあたっては、その上部が
オーバーエッチングによりエッチングされた量を考慮す
る必要があり、しかも層間絶縁膜１１と層間絶縁膜８１
のエッチング速度は互いに異なるため、層間絶縁膜８１
をエッチングすべき量を精度よく制御する必要があっ
た。
【００８８】しかし、本実施の形態７に係る半導体装置
の製造方法によれば、層間絶縁膜１１をエッチングして
から層間絶縁膜８１をエッチングするのではなく、層間
絶縁膜１１を形成する前の工程において一旦層間絶縁膜
８１をエッチングして基板保護酸化膜６ｇを露出させ、
その後別の工程において層間絶縁膜１１のみをエッチン
グするため、層間絶縁膜８１をエッチングするにあたっ
てその上部はエッチングされておらず、エッチング量を
容易に制御することができる。
の製造方法によれば、層間絶縁膜１１をエッチングして
から層間絶縁膜８１をエッチングするのではなく、層間
絶縁膜１１を形成する前の工程において一旦層間絶縁膜
８１をエッチングして基板保護酸化膜６ｇを露出させ、
その後別の工程において層間絶縁膜１１のみをエッチン
グするため、層間絶縁膜８１をエッチングするにあたっ
てその上部はエッチングされておらず、エッチング量を
容易に制御することができる。
【００８９】実施の形態８．実施の形態１では、コンタ
クトホール５１を形成した後の工程で、すぐにキャパシ
タ下部電極１３を形成したが、コンタクトホール５１を
形成した後キャパシタ下部電極１３を形成する前に、半
導体基板１内に不純物拡散層を形成する工程を追加して
もよい。
クトホール５１を形成した後の工程で、すぐにキャパシ
タ下部電極１３を形成したが、コンタクトホール５１を
形成した後キャパシタ下部電極１３を形成する前に、半
導体基板１内に不純物拡散層を形成する工程を追加して
もよい。
【００９０】図７４〜図７７は、本発明の実施の形態８
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図１
１に示す構造と同様の構造を得る。その後、ホトレジス
ト１２をマスクとして、半導体基板１と反対の導電型を
有する不純物（半導体基板１の導電型がｐ型ならリン、
ヒ素など／ｎ型ならボロンなど）をコンタクトホール５
１を介して半導体基板１内にイオン注入法により導入
し、不純物拡散層１８をソース／ドレイン領域２６１よ
りも広く、かつ濃度を小さく形成する（図７４）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図１
１に示す構造と同様の構造を得る。その後、ホトレジス
ト１２をマスクとして、半導体基板１と反対の導電型を
有する不純物（半導体基板１の導電型がｐ型ならリン、
ヒ素など／ｎ型ならボロンなど）をコンタクトホール５
１を介して半導体基板１内にイオン注入法により導入
し、不純物拡散層１８をソース／ドレイン領域２６１よ
りも広く、かつ濃度を小さく形成する（図７４）。
【００９１】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
形成する（図７５）。次に、全面に層間絶縁膜１６を形
成した後（図７６）、この上に配線層１７を選択的に形
成する（図７７）。
程を経て配線層１７まで形成する。即ち、キャパシタ下
部電極１３をコンタクトホール５１を介してソース／ド
レイン領域２６１に接続するように形成した後、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
形成する（図７５）。次に、全面に層間絶縁膜１６を形
成した後（図７６）、この上に配線層１７を選択的に形
成する（図７７）。
【００９２】このように本実施の形態８に係る半導体装
置の製造方法によれば、ソース／ドレイン領域２６１の
外側に、半導体基板１と反対の導電型を有する不純物拡
散層１８を追加して形成するため、キャパシタ下部電極
１３と半導体基板１との接触抵抗が低減される。また、
ソース／ドレイン領域２６１と半導体基板１との間での
不純物濃度勾配が緩やかになり、キャパシタ下部電極１
３下の半導体基板１内の電界が緩和されるため、キャパ
シタ下部電極１３から半導体基板１へ流れ出すリーク電
流を低減することができる。
置の製造方法によれば、ソース／ドレイン領域２６１の
外側に、半導体基板１と反対の導電型を有する不純物拡
散層１８を追加して形成するため、キャパシタ下部電極
１３と半導体基板１との接触抵抗が低減される。また、
ソース／ドレイン領域２６１と半導体基板１との間での
不純物濃度勾配が緩やかになり、キャパシタ下部電極１
３下の半導体基板１内の電界が緩和されるため、キャパ
シタ下部電極１３から半導体基板１へ流れ出すリーク電
流を低減することができる。
【００９３】なお、以上実施の形態８については実施の
形態１を基礎としてその効果を述べたが、実施の形態５
に係る製造方法を基礎としてもこれと同様の効果が得ら
れることはいうまでもない。
形態１を基礎としてその効果を述べたが、実施の形態５
に係る製造方法を基礎としてもこれと同様の効果が得ら
れることはいうまでもない。
【００９４】実施の形態９．実施の形態１では、シリコ
ン酸化膜６を途中までエッチングして基板保護酸化膜６
ｇ〜６ｉを形成した後の工程で、すぐに絶縁膜７を形成
したが、絶縁膜７を形成する前に、半導体基板１内に不
純物拡散層を形成する工程を追加してもよい。
ン酸化膜６を途中までエッチングして基板保護酸化膜６
ｇ〜６ｉを形成した後の工程で、すぐに絶縁膜７を形成
したが、絶縁膜７を形成する前に、半導体基板１内に不
純物拡散層を形成する工程を追加してもよい。
【００９５】図７８〜図９０は、本発明の実施の形態９
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図３
に示す構造と同様の構造を得る。その後、半導体基板１
と反対の導電型を有する不純物を、基板保護酸化膜６ｇ
〜６ｉを通して半導体基板１にイオン注入法により導入
し、不純物拡散層２０をソース／ドレイン領域２６１，
２６２よりも広く、かつ濃度を小さく形成する（図７
８）。
に係る半導体装置の製造工程を順に示す断面図である。
まず、実施の形態１に係る工程と同様の工程を経て図３
に示す構造と同様の構造を得る。その後、半導体基板１
と反対の導電型を有する不純物を、基板保護酸化膜６ｇ
〜６ｉを通して半導体基板１にイオン注入法により導入
し、不純物拡散層２０をソース／ドレイン領域２６１，
２６２よりも広く、かつ濃度を小さく形成する（図７
８）。
【００９６】以下、実施の形態１に係る工程と同様の工
程を経て配線層１７まで形成する。即ち、全面に絶縁膜
７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８
を形成し（図８０）、その上に形成したホトレジスト１
０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エ
ッチングプロセスによって層間絶縁膜８をエッチングし
て、コンタクトホール５０を形成する（図８１）。さら
にホトレジスト１０をマスクとして絶縁膜７をエッチン
グし（図８２）、その後基板保護酸化膜６ｈを除去する
（図８３）。次に、導電性膜９をコンタクトホール５０
を介してソース／ドレイン領域２６２に接続するように
形成し（図８４）、全面に層間絶縁膜１１を形成する
（図８５）。次に、層間絶縁膜１１上にホトレジスト１
２を形成し（図８６）、これをマスクとして、層間絶縁
膜１１，８、絶縁膜７、基板保護酸化膜７ｇをエッチン
グしてコンタクトホール５１を形成し、ソース／ドレイ
ン領域２６１を露出させる（図８７）。その後キャパシ
タ下部電極１３をコンタクトホール５１を介してソース
／ドレイン領域２６１に接続するように形成し、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
形成する（図８８）。さらに全面に層間絶縁膜１６を形
成し（図８９）、この上に配線層１７を選択的に形成す
る（図９０）。
程を経て配線層１７まで形成する。即ち、全面に絶縁膜
７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８
を形成し（図８０）、その上に形成したホトレジスト１
０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エ
ッチングプロセスによって層間絶縁膜８をエッチングし
て、コンタクトホール５０を形成する（図８１）。さら
にホトレジスト１０をマスクとして絶縁膜７をエッチン
グし（図８２）、その後基板保護酸化膜６ｈを除去する
（図８３）。次に、導電性膜９をコンタクトホール５０
を介してソース／ドレイン領域２６２に接続するように
形成し（図８４）、全面に層間絶縁膜１１を形成する
（図８５）。次に、層間絶縁膜１１上にホトレジスト１
２を形成し（図８６）、これをマスクとして、層間絶縁
膜１１，８、絶縁膜７、基板保護酸化膜７ｇをエッチン
グしてコンタクトホール５１を形成し、ソース／ドレイ
ン領域２６１を露出させる（図８７）。その後キャパシ
タ下部電極１３をコンタクトホール５１を介してソース
／ドレイン領域２６１に接続するように形成し、全面
に、キャパシタ誘電膜１４、キャパシタ上部電極１５を
形成する（図８８）。さらに全面に層間絶縁膜１６を形
成し（図８９）、この上に配線層１７を選択的に形成す
る（図９０）。
【００９７】このように本実施の形態９に係る半導体装
置の製造方法によれば、ソース／ドレイン領域２６１，
２６２の外側に、半導体基板１と反対の導電型を有する
不純物拡散層２０を追加して形成するため、キャパシタ
下部電極１３及び導電性膜９と半導体基板１との接触抵
抗が低減される。また、実施の形態８における効果と同
様に、キャパシタ下部電極１３から半導体基板１へ流れ
出すリーク電流を低減することができる。さらに、不純
物拡散層２０を形成するためのイオン注入の際に半導体
基板１が露出されることはないため、半導体基板１にダ
メージを与えることもない。
置の製造方法によれば、ソース／ドレイン領域２６１，
２６２の外側に、半導体基板１と反対の導電型を有する
不純物拡散層２０を追加して形成するため、キャパシタ
下部電極１３及び導電性膜９と半導体基板１との接触抵
抗が低減される。また、実施の形態８における効果と同
様に、キャパシタ下部電極１３から半導体基板１へ流れ
出すリーク電流を低減することができる。さらに、不純
物拡散層２０を形成するためのイオン注入の際に半導体
基板１が露出されることはないため、半導体基板１にダ
メージを与えることもない。
【００９８】なお、以上実施の形態９については実施の
形態１を基礎としてその効果を述べたが、実施の形態５
に係る製造方法を基礎としてもこれと同様の効果が得ら
れることはいうまでもない。
形態１を基礎としてその効果を述べたが、実施の形態５
に係る製造方法を基礎としてもこれと同様の効果が得ら
れることはいうまでもない。
【００９９】実施の形態１０．図９１〜図１０８は、本
発明の実施の形態１０に係る半導体装置の製造工程を順
に示す断面図である。まず、半導体（例えばＳｉ）基板
１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した
後、素子分離絶縁膜２が形成されていない半導体基板１
上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に
積層された構造を選択的に形成する（図９１）。なお、
図中に示すように周辺回路領域とメモリセル領域とに区
分される。ここで、図９１において素子分離絶縁膜２上
に設けられたゲート電極４の下方にはゲート酸化膜３が
設けられていないが、紙面垂直方向で素子分離絶縁膜２
の後方に隠れて上述の積層構造が形成される。
発明の実施の形態１０に係る半導体装置の製造工程を順
に示す断面図である。まず、半導体（例えばＳｉ）基板
１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した
後、素子分離絶縁膜２が形成されていない半導体基板１
上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に
積層された構造を選択的に形成する（図９１）。なお、
図中に示すように周辺回路領域とメモリセル領域とに区
分される。ここで、図９１において素子分離絶縁膜２上
に設けられたゲート電極４の下方にはゲート酸化膜３が
設けられていないが、紙面垂直方向で素子分離絶縁膜２
の後方に隠れて上述の積層構造が形成される。
【０１００】次に、全面に、シリコン酸化膜６をＣＶＤ
法により形成する（図９２）。次に、半導体基板１に垂
直な方向にエッチングレートの高い異方性の酸化膜エッ
チングを行うことによりシリコン酸化膜６をエッチング
して、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれ
ぞれの側壁部にシリコン酸化膜６を残置させ、サイドウ
ォール６ｊ〜６ｑを形成する。但し、このエッチングの
際には半導体基板１が露出しないよう、半導体基板１上
に所定の膜厚のシリコン酸化膜６を残置させ、基板保護
酸化膜６ｒ〜６ｖを形成する。ここで、基板保護酸化膜
６ｒ〜６ｖの膜厚は異方性の酸化膜エッチングによって
半導体基板１がダメージを受けない範囲に設定される。
例えば本実施の形態においては５〜２０ｎｍとする。そ
の後、基板保護酸化膜６ｒ〜６ｖを通して半導体基板１
内にイオン注入を行い、ソース／ドレイン領域２６４〜
２６８をそれぞれ形成する（図９３）。
法により形成する（図９２）。次に、半導体基板１に垂
直な方向にエッチングレートの高い異方性の酸化膜エッ
チングを行うことによりシリコン酸化膜６をエッチング
して、ゲート酸化膜３、ゲート電極４、絶縁膜５のそれ
ぞれの側壁部にシリコン酸化膜６を残置させ、サイドウ
ォール６ｊ〜６ｑを形成する。但し、このエッチングの
際には半導体基板１が露出しないよう、半導体基板１上
に所定の膜厚のシリコン酸化膜６を残置させ、基板保護
酸化膜６ｒ〜６ｖを形成する。ここで、基板保護酸化膜
６ｒ〜６ｖの膜厚は異方性の酸化膜エッチングによって
半導体基板１がダメージを受けない範囲に設定される。
例えば本実施の形態においては５〜２０ｎｍとする。そ
の後、基板保護酸化膜６ｒ〜６ｖを通して半導体基板１
内にイオン注入を行い、ソース／ドレイン領域２６４〜
２６８をそれぞれ形成する（図９３）。
【０１０１】次に、全面に、例えばＳｉ3Ｎ4又はＳｉＯ
Ｎなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎ
ｍの厚さに堆積する（図９４）。
Ｎなどからなる絶縁膜７をＣＶＤ法により５〜１００ｎ
ｍの厚さに堆積する（図９４）。
【０１０２】次に、メモリセル領域にある絶縁膜７上
に、通常の転写プロセスによってホトレジスト２１を形
成した後、このホトレジスト２１に覆われていない領域
の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを除去する。
その後、ソース／ドレイン領域２６４，２６５よりも広
く、半導体基板１と反対の導電型を有する不純物（半導
体基板の導電型がｐ型ならリン、ヒ素など／ｎ型ならボ
ロンなど）をイオン注入法によりそれぞれ導入し、不純
物拡散層２２を形成する（図９５）。その後ホトレジス
ト２１を除去する（図９６）。
に、通常の転写プロセスによってホトレジスト２１を形
成した後、このホトレジスト２１に覆われていない領域
の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを除去する。
その後、ソース／ドレイン領域２６４，２６５よりも広
く、半導体基板１と反対の導電型を有する不純物（半導
体基板の導電型がｐ型ならリン、ヒ素など／ｎ型ならボ
ロンなど）をイオン注入法によりそれぞれ導入し、不純
物拡散層２２を形成する（図９５）。その後ホトレジス
ト２１を除去する（図９６）。
【０１０３】次に、全面にシリコン酸化膜をＣＶＤ法に
より堆積して、層間絶縁膜８を形成する（図９７）。さ
らに層間絶縁膜８上に、ソース／ドレイン領域２６５，
２６７の上方に開口を呈するホトレジスト１０ｂを通常
の転写プロセスにより形成し、このホトレジスト１０ｂ
をマスクとして、絶縁膜７に対してエッチング速度の速
い酸化膜エッチングプロセスによって、絶縁膜８をエッ
チングしてコンタクトホール５３，５０を形成する（図
９８）。この際、エッチング速度の差により、コンタク
トホール５０のエッチングは絶縁膜７が露呈した段階で
停止することができる。
より堆積して、層間絶縁膜８を形成する（図９７）。さ
らに層間絶縁膜８上に、ソース／ドレイン領域２６５，
２６７の上方に開口を呈するホトレジスト１０ｂを通常
の転写プロセスにより形成し、このホトレジスト１０ｂ
をマスクとして、絶縁膜７に対してエッチング速度の速
い酸化膜エッチングプロセスによって、絶縁膜８をエッ
チングしてコンタクトホール５３，５０を形成する（図
９８）。この際、エッチング速度の差により、コンタク
トホール５０のエッチングは絶縁膜７が露呈した段階で
停止することができる。
【０１０４】次に、例えばＣＦ4ガスを用いたエッチン
グプロセスによってコンタクトホール５０内の絶縁膜７
のみを除去する（図９９）。
グプロセスによってコンタクトホール５０内の絶縁膜７
のみを除去する（図９９）。
【０１０５】さらに、ホトレジスト１０ｂをマスクとし
て異方性の酸化膜エッチングを行うことにより、基板保
護酸化膜６ｕを除去してソース／ドレイン領域２６７を
露出させるまでコンタクトホール５０を掘り進める。そ
の後ホトレジスト１０ｂを除去する（図１００）。
て異方性の酸化膜エッチングを行うことにより、基板保
護酸化膜６ｕを除去してソース／ドレイン領域２６７を
露出させるまでコンタクトホール５０を掘り進める。そ
の後ホトレジスト１０ｂを除去する（図１００）。
【０１０６】次に、ビット線たる導電性膜９をコンタク
トホール５０を介してソース／ドレイン領域２６７に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する配線層２３を、コンタクトホール５３を介
してソース／ドレイン領域２６５に接続させるように形
成する（図１０１）。
トホール５０を介してソース／ドレイン領域２６７に接
続させるように形成すると同時に、導電性膜９と同様の
構造を呈する配線層２３を、コンタクトホール５３を介
してソース／ドレイン領域２６５に接続させるように形
成する（図１０１）。
【０１０７】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積して層間絶縁膜１１を形成し（図１０
２）、この層間絶縁膜１１上に、ソース／ドレイン領域
２６６の上方に開口を呈するホトレジスト１２ａを通常
の転写プロセスにより形成する。その後、このホトレジ
スト１２ａをマスクとして層間絶縁膜１１，８、絶縁膜
７、基板保護酸化膜６ｔを同一のエッチャントを用いて
エッチングすることによりコンタクトホール５１を形成
してソース／ドレイン領域２６６を露出させる（図１０
３）。その後ホトレジスト１２ａを除去する（図１０
４）。
ＶＤ法により堆積して層間絶縁膜１１を形成し（図１０
２）、この層間絶縁膜１１上に、ソース／ドレイン領域
２６６の上方に開口を呈するホトレジスト１２ａを通常
の転写プロセスにより形成する。その後、このホトレジ
スト１２ａをマスクとして層間絶縁膜１１，８、絶縁膜
７、基板保護酸化膜６ｔを同一のエッチャントを用いて
エッチングすることによりコンタクトホール５１を形成
してソース／ドレイン領域２６６を露出させる（図１０
３）。その後ホトレジスト１２ａを除去する（図１０
４）。
【０１０８】次に、コンタクトホール５１を埋めるよう
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。その後、メモリセル領域のみに
Ｓｉ3Ｎ4膜を堆積してキャパシタ誘電膜１４を形成す
る。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉを
ＣＶＤ法により堆積してキャパシタ上部電極１５を形成
する（図１０５）。
にｐｏｌｙＳｉをＣＶＤ法により堆積してキャパシタ下
部電極１３を形成する。その後、メモリセル領域のみに
Ｓｉ3Ｎ4膜を堆積してキャパシタ誘電膜１４を形成す
る。さらに、キャパシタ誘電膜１４上にｐｏｌｙＳｉを
ＣＶＤ法により堆積してキャパシタ上部電極１５を形成
する（図１０５）。
【０１０９】次に、全面に、例えばシリコン酸化膜をＣ
ＶＤ法により堆積して層間絶縁膜１６を形成し（図１０
６）、この層間絶縁膜１６上に、ソースドレイン領域２
６４の上方に開口を呈するホトレジスト２４を通常の転
写プロセスにより形成する。その後、このホトレジスト
２４をマスクとして層間絶縁膜１６，１１，８をエッチ
ングすることによりコンタクトホール５４を形成してソ
ース／ドレイン領域２６４を露出させる（図１０７）。
その後ホトレジスト２４を除去する。
ＶＤ法により堆積して層間絶縁膜１６を形成し（図１０
６）、この層間絶縁膜１６上に、ソースドレイン領域２
６４の上方に開口を呈するホトレジスト２４を通常の転
写プロセスにより形成する。その後、このホトレジスト
２４をマスクとして層間絶縁膜１６，１１，８をエッチ
ングすることによりコンタクトホール５４を形成してソ
ース／ドレイン領域２６４を露出させる（図１０７）。
その後ホトレジスト２４を除去する。
【０１１０】次に、層間絶縁膜１６上に配線層１７を選
択的に形成する。その内の一つはコンタクトホール５４
を介してソース／ドレイン領域２６４に接続するように
形成される（図１０８）。
択的に形成する。その内の一つはコンタクトホール５４
を介してソース／ドレイン領域２６４に接続するように
形成される（図１０８）。
【０１１１】このように本実施の形態１０に係る半導体
装置の製造方法によれば、コンタクトホール５０を形成
する際、一旦絶縁膜７をストッパとして層間絶縁膜８の
みをエッチングする。よってこの段階では基板保護酸化
膜６ｕがエッチングされないので、層間絶縁膜８のエッ
チングがソース／ドレイン領域２６７にダメージを与え
ることはない。しかも、基板保護酸化膜６ｕは薄いた
め、これをエッチングする際のエッチング量の制御は容
易であり、やはりソース／ドレイン領域２６７にダメー
ジを与えない。さらに絶縁膜５やサイドウォール６ｏ，
６ｐが除去される量も、各々における全体から見れば少
ないので、コンタクトホール５０がゲート電極４に接触
することなく自己整合的に形成される。
装置の製造方法によれば、コンタクトホール５０を形成
する際、一旦絶縁膜７をストッパとして層間絶縁膜８の
みをエッチングする。よってこの段階では基板保護酸化
膜６ｕがエッチングされないので、層間絶縁膜８のエッ
チングがソース／ドレイン領域２６７にダメージを与え
ることはない。しかも、基板保護酸化膜６ｕは薄いた
め、これをエッチングする際のエッチング量の制御は容
易であり、やはりソース／ドレイン領域２６７にダメー
ジを与えない。さらに絶縁膜５やサイドウォール６ｏ，
６ｐが除去される量も、各々における全体から見れば少
ないので、コンタクトホール５０がゲート電極４に接触
することなく自己整合的に形成される。
【０１１２】また、コンタクトホール５３，５４を形成
する際にエッチング速度の遅い絶縁膜７をエッチングす
る必要がないため、コンタクトホール５３，５４を形成
する際のエッチング量の制御が容易である。
する際にエッチング速度の遅い絶縁膜７をエッチングす
る必要がないため、コンタクトホール５３，５４を形成
する際のエッチング量の制御が容易である。
【０１１３】さらに、ソース／ドレイン領域２６４，２
６５よりも広く、半導体基板１と反対の導電型を有する
不純物拡散層２２を追加して形成するため、配線層１
７，２３のそれぞれと半導体基板１との接触抵抗が低減
される。
６５よりも広く、半導体基板１と反対の導電型を有する
不純物拡散層２２を追加して形成するため、配線層１
７，２３のそれぞれと半導体基板１との接触抵抗が低減
される。
【０１１４】実施の形態１１．実施の形態１０では、周
辺回路領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを
エッチングした後、不純物拡散層２２を形成したが、絶
縁膜７のみをエッチングして、基板保護酸化膜６ｒ，６
ｓを通して不純物を導入することにより不純物拡散層２
２を形成してもよい。
辺回路領域の絶縁膜７及び基板保護酸化膜６ｒ，６ｓを
エッチングした後、不純物拡散層２２を形成したが、絶
縁膜７のみをエッチングして、基板保護酸化膜６ｒ，６
ｓを通して不純物を導入することにより不純物拡散層２
２を形成してもよい。
【０１１５】図１０９，１１０は本発明の実施の形態１
１に係る半導体装置の製造工程を順に示す断面図であ
る。まず、実施の形態１０に係る工程と同様の工程を経
て図９４に示す構造と同様の構造を得る。次に、メモリ
セル領域にある絶縁膜７上に通常の転写プロセスによっ
てホトレジスト２１を形成した後、このホトレジスト２
１をマスクとして、例えばＣＦ4ガスを用いたエッチン
グプロセスによって絶縁膜７のみをエッチングする。そ
の後、ソース／ドレイン領域２６４，２６５よりも広
く、半導体基板１とは反対の導電型を有する不純物を基
板保護酸化膜６ｒ，６ｓを通してイオン注入法によりそ
れぞれ導入して、不純物拡散層２２を形成する（図１０
９）。
１に係る半導体装置の製造工程を順に示す断面図であ
る。まず、実施の形態１０に係る工程と同様の工程を経
て図９４に示す構造と同様の構造を得る。次に、メモリ
セル領域にある絶縁膜７上に通常の転写プロセスによっ
てホトレジスト２１を形成した後、このホトレジスト２
１をマスクとして、例えばＣＦ4ガスを用いたエッチン
グプロセスによって絶縁膜７のみをエッチングする。そ
の後、ソース／ドレイン領域２６４，２６５よりも広
く、半導体基板１とは反対の導電型を有する不純物を基
板保護酸化膜６ｒ，６ｓを通してイオン注入法によりそ
れぞれ導入して、不純物拡散層２２を形成する（図１０
９）。
【０１１６】以下、実施の形態１０に係る工程と同様の
工程を経て配線層１７まで形成する（図１１０）。
工程を経て配線層１７まで形成する（図１１０）。
【０１１７】ここで、ソース／ドレイン領域２６４，２
６５の状態に着目すると、実施の形態１０に係る製造方
法によれば不純物拡散層２２の形成時及びコンタクトホ
ール５３，５４の形成時の２工程にわたって半導体基板
１がオーバーエッチングされており、表面の結晶欠陥２
５も大きかったのに対し、本実施の形態１１に係る製造
方法によれば、不純物領域２２を形成する際に基板保護
酸化膜６ｒ，６ｓを残置させるため、この際のエッチン
グにより半導体基板１がオーバーエッチングされること
はなく、表面付近に結晶欠陥２５が生じることもない。
従って、ソース／ドレイン領域２６４，２６５付近の結
晶欠陥２５は実施の形態１０に係る製造方法と比較して
抑制されているため、配線層２３，１７をそれぞれコン
タクトホール５３，５４を介してソース／ドレイン領域
２６４，２６５に接続したときに、デバイスの誤動作を
引き起こすリーク電流が誘発されることも抑制される。
６５の状態に着目すると、実施の形態１０に係る製造方
法によれば不純物拡散層２２の形成時及びコンタクトホ
ール５３，５４の形成時の２工程にわたって半導体基板
１がオーバーエッチングされており、表面の結晶欠陥２
５も大きかったのに対し、本実施の形態１１に係る製造
方法によれば、不純物領域２２を形成する際に基板保護
酸化膜６ｒ，６ｓを残置させるため、この際のエッチン
グにより半導体基板１がオーバーエッチングされること
はなく、表面付近に結晶欠陥２５が生じることもない。
従って、ソース／ドレイン領域２６４，２６５付近の結
晶欠陥２５は実施の形態１０に係る製造方法と比較して
抑制されているため、配線層２３，１７をそれぞれコン
タクトホール５３，５４を介してソース／ドレイン領域
２６４，２６５に接続したときに、デバイスの誤動作を
引き起こすリーク電流が誘発されることも抑制される。
【０１１８】
【発明の効果】この発明のうち請求項１に係る発明によ
れば、第２の絶縁膜のエッチングが第４の絶縁膜に連続
してなされるのではなく、第３の絶縁膜が第４の絶縁膜
をエッチングする際のストッパとして機能し、その後に
第２の絶縁膜のエッチングが別途に行われるので、第２
の絶縁膜のエッチング量を精度良く制御することがで
き、露出した半導体基板に対するオーバーエッチング
を、ひいては半導体基板内における結晶欠陥の発生を抑
制することができる。
れば、第２の絶縁膜のエッチングが第４の絶縁膜に連続
してなされるのではなく、第３の絶縁膜が第４の絶縁膜
をエッチングする際のストッパとして機能し、その後に
第２の絶縁膜のエッチングが別途に行われるので、第２
の絶縁膜のエッチング量を精度良く制御することがで
き、露出した半導体基板に対するオーバーエッチング
を、ひいては半導体基板内における結晶欠陥の発生を抑
制することができる。
【０１１９】従って、工程（ｇ）において第２の導電性
膜を形成する際に、第２の導電性膜と半導体基板との接
触において不要なリーク電流の発生を回避することがで
きる。
膜を形成する際に、第２の導電性膜と半導体基板との接
触において不要なリーク電流の発生を回避することがで
きる。
【０１２０】また、この発明のうち請求項２に係る発明
によれば、第１領域に存在する第２の絶縁膜の幅の方
が、第２領域に存在する第２の絶縁膜の膜厚よりも厚
く、また第１の導電性膜上には第１の絶縁膜が存在する
ため、工程（ｆ）において半導体基板の表面を選択的に
露出する際に、第１の位置の設定精度が高くなくても、
第１の導電性膜を露出させることなく半導体基板の表面
のみを自己整合的に露出することができる。従って、工
程（ｇ）において第２の導電性膜を形成する際に、第２
の導電性膜が第１の導電性膜と短絡することを回避する
ことができる。
によれば、第１領域に存在する第２の絶縁膜の幅の方
が、第２領域に存在する第２の絶縁膜の膜厚よりも厚
く、また第１の導電性膜上には第１の絶縁膜が存在する
ため、工程（ｆ）において半導体基板の表面を選択的に
露出する際に、第１の位置の設定精度が高くなくても、
第１の導電性膜を露出させることなく半導体基板の表面
のみを自己整合的に露出することができる。従って、工
程（ｇ）において第２の導電性膜を形成する際に、第２
の導電性膜が第１の導電性膜と短絡することを回避する
ことができる。
【０１２１】また、この発明のうち請求項３に係る発明
によれば、工程（ｙ）において第２の位置に存在する半
導体基板の表面を露出する際に、第２の位置の上方にお
いてはエッチング速度の遅い第３の絶縁膜をエッチング
する必要がないので、容易に半導体基板の表面を露出す
ることができる。
によれば、工程（ｙ）において第２の位置に存在する半
導体基板の表面を露出する際に、第２の位置の上方にお
いてはエッチング速度の遅い第３の絶縁膜をエッチング
する必要がないので、容易に半導体基板の表面を露出す
ることができる。
【０１２２】また、この発明のうち請求項４に係る発明
によれば、第２の絶縁膜のエッチングが第４の絶縁膜の
エッチングに連続してなされるのではなく、第３の絶縁
膜が第４の絶縁膜をエッチングする際のストッパとして
機能するため、第２の絶縁膜のエッチング量を精度良く
制御することができ、露出した半導体基板の表面に対す
るオーバーエッチングを、ひいては半導体基板内におけ
る結晶欠陥の発生を抑制することができる。従って、工
程（ｚ）において第３の導電性膜を形成する際に、第３
の導電性膜と半導体基板との接触において不要なリーク
電流の発生を回避する事ができる。
によれば、第２の絶縁膜のエッチングが第４の絶縁膜の
エッチングに連続してなされるのではなく、第３の絶縁
膜が第４の絶縁膜をエッチングする際のストッパとして
機能するため、第２の絶縁膜のエッチング量を精度良く
制御することができ、露出した半導体基板の表面に対す
るオーバーエッチングを、ひいては半導体基板内におけ
る結晶欠陥の発生を抑制することができる。従って、工
程（ｚ）において第３の導電性膜を形成する際に、第３
の導電性膜と半導体基板との接触において不要なリーク
電流の発生を回避する事ができる。
【０１２３】また、この発明のうち請求項５に係る発明
によれば、第２の導電性膜とは第５の絶縁膜を介して層
が異なる第４の導電性膜は、第２の位置に存在する半導
体基板と第３の導電性膜を介して電気的に接続される。
即ち、第５の絶縁膜に開口を設けるべくこれをエッチン
グする工程（ｉ）と、第２の位置に存在する半導体基板
の表面を露出すべく第４の絶縁膜をエッチングする工程
（ｆ）とは連続して行われない。従って、各工程におい
てエッチングすべき膜厚は、第４及び第５の絶縁膜を連
続してエッチングする場合と比較して薄く、従ってエッ
チング量の制御が容易であり、第３の絶縁膜をオーバー
エッチングする事を回避することができる。
によれば、第２の導電性膜とは第５の絶縁膜を介して層
が異なる第４の導電性膜は、第２の位置に存在する半導
体基板と第３の導電性膜を介して電気的に接続される。
即ち、第５の絶縁膜に開口を設けるべくこれをエッチン
グする工程（ｉ）と、第２の位置に存在する半導体基板
の表面を露出すべく第４の絶縁膜をエッチングする工程
（ｆ）とは連続して行われない。従って、各工程におい
てエッチングすべき膜厚は、第４及び第５の絶縁膜を連
続してエッチングする場合と比較して薄く、従ってエッ
チング量の制御が容易であり、第３の絶縁膜をオーバー
エッチングする事を回避することができる。
【０１２４】また、この発明のうち請求項６に係る発明
によれば、第１領域に存在する第２の絶縁膜の幅の方
が、第２領域に存在する第２の絶縁膜の膜厚よりも厚
く、また第１の導電性膜上には第１の絶縁膜が存在する
ため、工程（ｅ）において半導体基板の表面を選択的に
露出する際に、第１の位置の設定精度が高くなくても、
第１の導電性膜を露出させることなく半導体基板の表面
のみを自己整合的に露出することができる。
によれば、第１領域に存在する第２の絶縁膜の幅の方
が、第２領域に存在する第２の絶縁膜の膜厚よりも厚
く、また第１の導電性膜上には第１の絶縁膜が存在する
ため、工程（ｅ）において半導体基板の表面を選択的に
露出する際に、第１の位置の設定精度が高くなくても、
第１の導電性膜を露出させることなく半導体基板の表面
のみを自己整合的に露出することができる。
【０１２５】さらに、第２の絶縁膜のエッチングが第３
の絶縁膜に連続してなされるのではなく、第２の絶縁膜
が第３の絶縁膜をエッチングする際のストッパとして機
能し、その後に第２の絶縁膜のエッチングが別途に行わ
れるので、第２の絶縁膜のエッチング量を精度良く制御
することができ、露出した半導体基板に対するオーバー
エッチングを、引いては半導体基板内における結晶欠陥
の発生を抑制することができる。
の絶縁膜に連続してなされるのではなく、第２の絶縁膜
が第３の絶縁膜をエッチングする際のストッパとして機
能し、その後に第２の絶縁膜のエッチングが別途に行わ
れるので、第２の絶縁膜のエッチング量を精度良く制御
することができ、露出した半導体基板に対するオーバー
エッチングを、引いては半導体基板内における結晶欠陥
の発生を抑制することができる。
【０１２６】従って、工程（ｆ）において第２の導電性
膜を形成する際に、第２の導電性膜が第１の導電性膜と
短絡することを回避できるとともに、第２の導電性膜と
半導体基板との接触において不要なリーク電流の発生を
回避することもできる。
膜を形成する際に、第２の導電性膜が第１の導電性膜と
短絡することを回避できるとともに、第２の導電性膜と
半導体基板との接触において不要なリーク電流の発生を
回避することもできる。
【０１２７】また、この発明のうち請求項７に係る発明
によれば、第２の絶縁膜のエッチングが第３の絶縁膜に
連続してなされるのではなく、第２の絶縁膜が第３の絶
縁膜をエッチングする際のストッパとして機能するた
め、第２の絶縁膜のエッチング量を精度良く制御するこ
とができ、露出した半導体基板の表面に対するオーバー
エッチングを、ひいては半導体基板内における結晶欠陥
の発生を抑制することができる。従って、工程（ｚ）に
おいて第３の導電性膜を形成する際に、第３の導電性膜
と半導体基板との接触において不要なリーク電流の発生
を回避する事ができる。
によれば、第２の絶縁膜のエッチングが第３の絶縁膜に
連続してなされるのではなく、第２の絶縁膜が第３の絶
縁膜をエッチングする際のストッパとして機能するた
め、第２の絶縁膜のエッチング量を精度良く制御するこ
とができ、露出した半導体基板の表面に対するオーバー
エッチングを、ひいては半導体基板内における結晶欠陥
の発生を抑制することができる。従って、工程（ｚ）に
おいて第３の導電性膜を形成する際に、第３の導電性膜
と半導体基板との接触において不要なリーク電流の発生
を回避する事ができる。
【０１２８】また、この発明のうち請求項８に係る発明
によれば、第２の導電性膜とは第４の絶縁膜を介して層
が異なる第４の導電性膜は、第２の位置に存在する半導
体基板と第３の導電性膜を介して電気的に接続される。
そして第４の絶縁膜に開口を設けるべくこれをエッチン
グする工程（ｈ）と、第２の位置に存在する半導体基板
の表面を露出すべく第２及び第３の絶縁膜をエッチング
する工程（ｆ）とは連続して行われない。従って、各工
程においてエッチングすべき膜厚は、第３の絶縁膜を連
続してエッチングする場合と比較して薄く、エッチング
量の制御が容易である。
によれば、第２の導電性膜とは第４の絶縁膜を介して層
が異なる第４の導電性膜は、第２の位置に存在する半導
体基板と第３の導電性膜を介して電気的に接続される。
そして第４の絶縁膜に開口を設けるべくこれをエッチン
グする工程（ｈ）と、第２の位置に存在する半導体基板
の表面を露出すべく第２及び第３の絶縁膜をエッチング
する工程（ｆ）とは連続して行われない。従って、各工
程においてエッチングすべき膜厚は、第３の絶縁膜を連
続してエッチングする場合と比較して薄く、エッチング
量の制御が容易である。
【０１２９】しかも、工程（ｈ）において第３の導電性
膜はエッチングのストッパとして機能し、第４の絶縁膜
よりもエッチング速度が速い第３の絶縁膜のオーバーエ
ッチングを回避する。よって、オーバーエッチングされ
た量を勘案して第３の絶縁膜のエッチング量を制御する
必要がない。
膜はエッチングのストッパとして機能し、第４の絶縁膜
よりもエッチング速度が速い第３の絶縁膜のオーバーエ
ッチングを回避する。よって、オーバーエッチングされ
た量を勘案して第３の絶縁膜のエッチング量を制御する
必要がない。
【０１３０】また、この発明のうち請求項９に係る発明
によれば、第１の不純物領域よりも広く第２の不純物領
域を形成するため、工程（ｚ）において形成される第３
の導電性膜と半導体基板との接触抵抗が低減される。ま
た、第３の導電性膜と半導体基板との間での不純物濃度
勾配が緩やかになるので、第３の導電性膜が形成される
半導体基板内での電界が緩和される。従って、第３の導
電性膜から半導体基板へ流れ出す不要なリーク電流の発
生を一層抑制することができる。
によれば、第１の不純物領域よりも広く第２の不純物領
域を形成するため、工程（ｚ）において形成される第３
の導電性膜と半導体基板との接触抵抗が低減される。ま
た、第３の導電性膜と半導体基板との間での不純物濃度
勾配が緩やかになるので、第３の導電性膜が形成される
半導体基板内での電界が緩和される。従って、第３の導
電性膜から半導体基板へ流れ出す不要なリーク電流の発
生を一層抑制することができる。
【０１３１】また、この発明のうち請求項１０に係る発
明によれば、第１の不純物領域よりも広く第２の不純物
領域を形成するため、工程（ｚ）において形成される第
３の導電性膜と半導体基板との接触抵抗が低減される。
また、第３の導電性膜と半導体基板との間での不純物濃
度勾配が緩やかになるので、第３の導電性膜が形成され
る半導体基板内での電界が緩和される。従って、第３の
導電性膜から半導体基板へ流れ出す不要なリーク電流の
発生を一層抑制することができる。
明によれば、第１の不純物領域よりも広く第２の不純物
領域を形成するため、工程（ｚ）において形成される第
３の導電性膜と半導体基板との接触抵抗が低減される。
また、第３の導電性膜と半導体基板との間での不純物濃
度勾配が緩やかになるので、第３の導電性膜が形成され
る半導体基板内での電界が緩和される。従って、第３の
導電性膜から半導体基板へ流れ出す不要なリーク電流の
発生を一層抑制することができる。
【０１３２】さらに、第１及び第２の不純物領域を形成
するにあたって、ともに半導体基板が露出されないた
め、半導体基板にダメージを与えることなく第１及び第
２の不純物領域を形成することができる。
するにあたって、ともに半導体基板が露出されないた
め、半導体基板にダメージを与えることなく第１及び第
２の不純物領域を形成することができる。
【０１３３】また、この発明のうち請求項１１に係る発
明のよれば、工程（ｋ）において第３の位置に存在する
半導体基板の表面を露出する際に、第３の位置の上方に
おいてはエッチング速度の遅い第３の絶縁膜をエッチン
グする必要がないので、容易に半導体基板の表面を露出
することができる。
明のよれば、工程（ｋ）において第３の位置に存在する
半導体基板の表面を露出する際に、第３の位置の上方に
おいてはエッチング速度の遅い第３の絶縁膜をエッチン
グする必要がないので、容易に半導体基板の表面を露出
することができる。
【０１３４】さらに、第１の不純物領域よりも広く第２
の不純物領域を形成するため、工程（ｋ）において形成
される第４の導電性膜と半導体基板との接触抵抗が低減
される。また、第４の導電性膜と半導体基板との間での
不純物濃度勾配が緩やかになるので、第４の導電性膜が
形成される半導体基板内での電界が緩和される。従っ
て、第４の導電性膜から半導体基板へ流れ出す不要なリ
ーク電流の発生を一層抑制することができる。
の不純物領域を形成するため、工程（ｋ）において形成
される第４の導電性膜と半導体基板との接触抵抗が低減
される。また、第４の導電性膜と半導体基板との間での
不純物濃度勾配が緩やかになるので、第４の導電性膜が
形成される半導体基板内での電界が緩和される。従っ
て、第４の導電性膜から半導体基板へ流れ出す不要なリ
ーク電流の発生を一層抑制することができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１４】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１５】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１７】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１８】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１９】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２０】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２１】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２２】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２３】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２４】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２５】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２６】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２７】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２８】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２９】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３０】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３１】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３２】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３３】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３４】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３５】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３６】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３７】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３８】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３９】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４０】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４１】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４２】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４３】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４４】 本発明の実施の形態４に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４５】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４６】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４７】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４８】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４９】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５０】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５１】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５２】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５３】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５４】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５５】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５６】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５７】 本発明の実施の形態５に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５８】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５９】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６０】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６１】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６２】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６３】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６４】 本発明の実施の形態６に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６５】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６６】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６７】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６８】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６９】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７０】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７１】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７２】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７３】 本発明の実施の形態７に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７４】 本発明の実施の形態８に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７５】 本発明の実施の形態８に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７６】 本発明の実施の形態８に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７７】 本発明の実施の形態８に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７８】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７９】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８０】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８１】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８２】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８３】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８４】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８５】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８６】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８７】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８８】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８９】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９０】 本発明の実施の形態９に係る半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９１】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９２】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９３】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９４】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９５】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９６】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９７】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９８】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９９】 本発明の実施の形態１０に係る半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１００】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０１】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０２】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０３】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０４】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０５】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０６】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０７】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０８】 本発明の実施の形態１０に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０９】 本発明の実施の形態１１に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１１０】 本発明の実施の形態１１に係る半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１１１】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１２】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１３】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１４】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１５】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１６】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１７】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１８】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１１９】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１２０】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１２１】 従来の半導体装置の製造工程を示す断面
図である。
図である。
【図１２２】 従来の半導体装置の製造工程を示す断面
図である。
図である。
１ 半導体基板、４ ゲート電極、６ シリコン酸化
膜、６ａ〜６ｆ，６ｊ〜６ｑ サイドウォール、６ｇ〜
６ｉ，６ｒ〜６ｖ 基板保護酸化膜、２６１〜２６８
ソース／ドレイン領域、７ 絶縁膜、８，１１，１６
層間絶縁膜、５０〜５３ コンタクトホール、９，１９
導電性膜、１３ キャパシタ下部電極、１４ キャパ
シタ誘電膜、１５ キャパシタ上部電極、１８，２０，
２２ 不純物拡散層、２３ 配線層。
膜、６ａ〜６ｆ，６ｊ〜６ｑ サイドウォール、６ｇ〜
６ｉ，６ｒ〜６ｖ 基板保護酸化膜、２６１〜２６８
ソース／ドレイン領域、７ 絶縁膜、８，１１，１６
層間絶縁膜、５０〜５３ コンタクトホール、９，１９
導電性膜、１３ キャパシタ下部電極、１４ キャパ
シタ誘電膜、１５ キャパシタ上部電極、１８，２０，
２２ 不純物拡散層、２３ 配線層。
Claims (11)
- 【請求項１】 （ａ）半導体基板の表面上に、第１の導
電性膜を選択的に形成する工程と、 （ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成す
る工程と、 （ｃ）前記工程（ａ）及び（ｂ）によって得られる構造
上に、第２の絶縁膜を形成する工程と、 （ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する
工程と、 （ｅ）前記第３の絶縁膜上に、第４の絶縁膜を形成する
工程と、 （ｆ）前記第４の絶縁膜、前記第３の絶縁膜、前記第２
の絶縁膜を選択的に、かつ、この順に個別にエッチング
して、前記半導体基板の前記表面のうち前記第１の導電
性膜が形成されていない第１の位置に存在する部分を露
出する工程と、 （ｇ）前記第１の位置において前記半導体基板と電気的
に接触する第２の導電性膜を形成する工程とを備え、 前記第３の絶縁膜は、前記第４の絶縁膜よりもエッチン
グ速度が遅いことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜は、前記第１の導電性
膜及び前記第１の絶縁膜のそれぞれの側壁である第１領
域と、前記半導体基板の前記表面のうち前記第１の導電
性膜が形成されていない第２領域とに存在し、前記第１
領域に存在する前記第２の絶縁膜の幅は、前記第２領域
に存在する前記第２の絶縁膜の膜厚よりも厚いことを特
徴とする、請求項１記載の半導体装置の製造方法。 - 【請求項３】 （ｘ）前記工程（ｄ）と前記工程（ｅ）
との間に実行され、前記半導体基板の前記表面のうち、
前記第１の位置とは異なる、前記第１の導電性膜が形成
されていない第２の位置の上方に存在する前記第３の絶
縁膜を除去する工程と、 （ｙ）前記工程（ｅ）より後の工程において実行され、
前記第２の位置の上方に存在する前記第４の絶縁膜及び
前記第２の絶縁膜をこの順に連続してエッチングして、
前記半導体基板の前記表面のうち前記第２の位置に存在
する部分を露出する工程と、 （ｚ）前記第２の位置において前記半導体基板と電気的
に接触する第３の導電性膜を形成する工程とを更に備え
る、請求項２記載の半導体装置の製造方法。 - 【請求項４】 （ｙ）前記工程（ｇ）より後の工程にお
いて実行され、前記第４の絶縁膜、前記第３の絶縁膜、
前記第２の絶縁膜を選択的に、かつ、この順に個別にエ
ッチングして、前記半導体基板の前記表面のうち、前記
第１の位置とは異なる、前記第１の導電性膜が形成され
ていない第２の位置に存在する部分を露出する工程と、 （ｚ）前記第２の位置において前記半導体基板と電気的
に接触する第３の導電性膜を形成する工程とを更に備え
る、請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記工程（ｆ）においては、前記半導体
基板の前記表面のうち、前記第１の位置とは異なる、前
記第１の導電性膜が形成されていない第２の位置に存在
する部分も露出され、 前記工程（ｇ）においては、前記第２の位置において前
記半導体基板と電気的に接触する第３の導電性膜も形成
され、 前記工程（ｇ）に引き続く、 （ｈ）前記第２及び第３の導電性膜及び前記第４の絶縁
膜を覆う第５の絶縁膜を形成する工程と、 （ｉ）前記第５の絶縁膜を選択的にエッチングして前記
第３の導電性膜の上方において開口を設ける工程と、 （ｊ）前記第５の絶縁膜の前記開口を介して前記第３の
導電性膜と電気的に接続される第４の導電性膜を設ける
工程とを更に備える、請求項２記載の半導体装置の製造
方法。 - 【請求項６】 （ａ）半導体基板の表面上に、第１の導
電性膜を選択的に形成する工程と、 （ｂ）前記第１の導電性膜上に、第１の絶縁膜を形成す
る工程と、 （ｃ）前記工程（ａ）及び（ｂ）によって得られる構造
上に、第２の絶縁膜を形成する工程と、 （ｄ）前記第２の絶縁膜上に、第３の絶縁膜を形成する
工程と、 （ｅ）前記第３の絶縁膜及び前記第２の絶縁膜を選択的
に、かつ、この順に個別にエッチングして、前記半導体
基板の前記表面のうち、前記第１の導電性膜が形成され
ていない第１の位置に存在する部分を露出する工程と、 （ｆ）前記第１の位置において前記半導体基板と電気的
に接触する第２の導電性膜を形成する工程とを備え、 前記第２の絶縁膜は、前記第３の絶縁膜よりもエッチン
グ速度が遅く、 また前記第２の絶縁膜は、前記第１の導電性膜及び前記
第１の絶縁膜のそれぞれの側壁である第１領域と、前記
半導体基板の前記表面のうち前記第１の導電性膜が形成
されていない第２領域とに存在し、前記第１領域に存在
する前記第２の絶縁膜の幅は、前記第２領域に存在する
前記第２の絶縁膜の膜厚よりも厚いことを特徴とする半
導体装置の製造方法。 - 【請求項７】 （ｙ）前記工程（ｄ）より後の工程にお
いて実行され、前記第３の絶縁膜及び前記第２の絶縁膜
を選択的に、かつ、この順に個別にエッチングして、前
記半導体基板の前記表面うち、前記第１の位置とは異な
る、前記第１の導電性膜が形成されていない第２の位置
に存在する部分を露出する工程と、 （ｚ）前記第２の位置において前記半導体基板と電気的
に接触する第３の導電性膜を形成する工程とを更に備え
る、請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記工程（ｅ）においては、前記半導体
基板の前記表面のうち、前記第１の位置とは異なる、前
記第１の導電性膜が形成されていない第２の位置に存在
する部分も露出され、 前記工程（ｆ）においては、前記第２の位置において前
記半導体基板と電気的に接触する第３の導電性膜も形成
され、 前記工程（ｆ）に引き続く、 （ｇ）前記第２及び第３の導電性膜及び前記第３の絶縁
膜を覆う第４の絶縁膜を形成する工程と、 （ｈ）前記第４の絶縁膜を選択的にエッチングして前記
第３の導電性膜の上方において開口を設ける工程と、 （ｉ）前記第４の絶縁膜の前記開口を介して前記第３の
導電性膜と電気的に接続される第４の導電性膜を設ける
工程とを更に備え、 前記第４の絶縁膜は、前記第３の絶縁膜よりもエッチン
グ速度が遅いことを特徴とする、請求項６記載の半導体
装置の製造方法。 - 【請求項９】 （ｓ）前記工程（ｃ）と前記工程（ｄ）
との間に実行され、前記半導体基板の前記表面のうち前
記第２の位置に存在する部分から、前記第２の絶縁膜を
通して前記半導体基板と反対の導電型を有する第１の不
純物を導入して第１の不純物領域を形成する工程と、 （ｔ）前記工程（ｙ）と前記工程（ｚ）との間に実行さ
れ、前記半導体基板の前記表面のうち前記第２の位置に
存在する部分から、前記半導体基板と反対の導電型を有
する第２の不純物を導入して第２の不純物領域を形成す
る工程とを更に備え、 前記第２の不純物領域は前記第１の不純物領域よりも広
く、かつ、前記第２の不純物領域の不純物濃度は前記第
１の不純物領域の不純物濃度よりも低いことを特徴とす
る、請求項３，４，５，７，８のいずれか一つに記載の
半導体装置の製造方法。 - 【請求項１０】 （ｓ）前記工程（ｃ）と前記工程
（ｄ）との間に実行され、前記半導体基板の前記表面の
うち前記第１及び第２の位置に存在する部分から、前記
第２の絶縁膜を通して前記半導体基板と反対の導電型を
有する第１の不純物を導入して第１の不純物領域をそれ
ぞれ形成する工程と、 （ｔ）前記工程（ｓ）と前記工程（ｄ）との間に実行さ
れ、前記半導体基板の前記表面のうち前記第１及び第２
の位置に存在する部分から、前記半導体基板と反対の導
電型を有する第２の不純物を導入して第２の不純物領域
を形成する工程とを更に備え、 前記第２の不純物領域は前記第１の不純物領域よりも広
く、かつ、前記第２の不純物領域の不純物濃度は前記第
１の不純物領域の不純物濃度よりも低いことを特徴とす
る、請求項３，４，５，７，８のいずれか一つに記載の
半導体装置の製造方法。 - 【請求項１１】 （ｈ）前記工程（ｃ）と前記工程
（ｄ）との間に実行され、前記半導体基板の前記表面の
うち、前記第１の位置とは異なる、前記第１の導電性膜
が形成されていない第３の位置に存在する部分から、前
記第２の絶縁膜を通して前記半導体基板と反対の導電型
を有する第１の不純物を導入して第１の不純物領域を形
成する工程と、 （ｉ）前記工程（ｄ）と前記工程（ｅ）との間に実行さ
れ、前記第３の位置の上方に存在する前記第３の絶縁膜
を除去する工程と、 （ｊ）前記工程（ｉ）と前記工程（ｅ）との間に実行さ
れ、前記半導体基板の前記表面のうち前記第３の位置に
存在する部分から、前記第２の絶縁膜を通して前記半導
体基板と反対の導電型を有する第２の不純物を導入して
第２の不純物領域を形成する工程と、 （ｋ）前記工程（ｆ）と同時に実行され、前記第３の位
置の上方に存在する、前記第４の絶縁膜及び前記第２の
絶縁膜をこの順に連続してエッチングして、前記半導体
基板の前記表面のうち前記第３の位置に存在する部分を
露出する工程と、 （ｌ）前記工程（ｇ）と同時に実行され、前記第３の位
置において前記半導体基板と電気的に接触する第４の導
電性膜を形成する工程とを更に備え、 前記第２の不純物領域は前記第１の不純物領域よりも広
く、かつ、前記第２の不純物領域の不純物濃度は前記第
１の不純物領域の不純物濃度よりも低いことを特徴とす
る、請求項２記載の半導体装置の製造方法。
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| US08/841,783 US6100134A (en) | 1996-12-26 | 1997-05-05 | Method of fabricating semiconductor device |
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Cited By (1)
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- 1997-08-29 CN CNB971177643A patent/CN1155077C/zh not_active Expired - Fee Related
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