JPH07176606A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07176606A JPH07176606A JP32234693A JP32234693A JPH07176606A JP H07176606 A JPH07176606 A JP H07176606A JP 32234693 A JP32234693 A JP 32234693A JP 32234693 A JP32234693 A JP 32234693A JP H07176606 A JPH07176606 A JP H07176606A
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- Japan
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- trench
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Abstract
(57)【要約】
【目的】 狭い素子分離幅でも欠陥の発生がなく、また
制御性良く形成することのできる素子分離構造を有する
半導体装置およびその製造方法を提供する。 【構成】 半導体装置は幅が１μｍ以上で、その内部が
バッファ作用のある第１の膜（１６）、ストレスの発生
が少ない第２の膜（１７）、この第２の膜よりもエッチ
ング速度の速い第３の膜（１８）を含む少なくとも３種
類の膜による積層膜で充填される第１のトレンチ素子分
離領域（１５）と、幅が１μｍ未満で、前記第１および
第２の膜を含む少なくとも２種類の膜による積層膜が充
填される第２のトレンチ素子分離領域（１４）とを備え
る。半導体装置の製造方法は第３の膜の堆積後エッチバ
ックを行って第２のトレンチ内を充填する点に特徴があ
る。
制御性良く形成することのできる素子分離構造を有する
半導体装置およびその製造方法を提供する。 【構成】 半導体装置は幅が１μｍ以上で、その内部が
バッファ作用のある第１の膜（１６）、ストレスの発生
が少ない第２の膜（１７）、この第２の膜よりもエッチ
ング速度の速い第３の膜（１８）を含む少なくとも３種
類の膜による積層膜で充填される第１のトレンチ素子分
離領域（１５）と、幅が１μｍ未満で、前記第１および
第２の膜を含む少なくとも２種類の膜による積層膜が充
填される第２のトレンチ素子分離領域（１４）とを備え
る。半導体装置の製造方法は第３の膜の堆積後エッチバ
ックを行って第２のトレンチ内を充填する点に特徴があ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体及びその製造方
法に関するもので、特にＣＭＯＳＬＳＩの素子分離構造
およびその製造方法に関するものである。
法に関するもので、特にＣＭＯＳＬＳＩの素子分離構造
およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置においては、多数形成される
素子が完全な動作をするように、各素子を他の素子から
分離する必要がある。このため、素子分離構造が不可欠
である。
素子が完全な動作をするように、各素子を他の素子から
分離する必要がある。このため、素子分離構造が不可欠
である。
【０００３】素子分離構造としては、従来選択酸化法を
用いて形成される厚い酸化膜（フィールド酸化膜）が一
般的に使用されている。しかし、素子分離構造としてあ
る幅が必要であることと、酸化条件により素子分離幅が
変化するために幅の制御が困難であることから、近時の
高い集積度の要求には適していない。
用いて形成される厚い酸化膜（フィールド酸化膜）が一
般的に使用されている。しかし、素子分離構造としてあ
る幅が必要であることと、酸化条件により素子分離幅が
変化するために幅の制御が困難であることから、近時の
高い集積度の要求には適していない。
【０００４】このため、基板に深い溝（トレンチ）を形
成し、ここに絶縁材料を埋め込んだトレンチ型の素子分
離構造が採用されることが多くなっている。
成し、ここに絶縁材料を埋め込んだトレンチ型の素子分
離構造が採用されることが多くなっている。
【０００５】従来のトレンチ分離型の素子分離構造の製
造工程の一部を図９および図１０に示す。
造工程の一部を図９および図１０に示す。
【０００６】この例では半導体基板１に幅の狭いトレン
チ２および幅の広いトレンチ３が形成され、その底面、
内側面および半導体基板表面上には薄い熱酸化膜４が形
成され、その上に絶縁材料としてのシリコン酸化膜５が
堆積され（図９）、トレンチ内の絶縁材料の上面が半導
体基板表面と一致するように絶縁材料をエッチバックす
ることにより、絶縁材料５’がトレンチ内に充填された
構造（図１０）を得ている。このようにして形成された
トレンチを用いた素子分離構造の幅は素子分離用のフィ
ールド酸化膜よりもかなり狭いものとすることができ、
確実に予定の分離幅を得ることができる。
チ２および幅の広いトレンチ３が形成され、その底面、
内側面および半導体基板表面上には薄い熱酸化膜４が形
成され、その上に絶縁材料としてのシリコン酸化膜５が
堆積され（図９）、トレンチ内の絶縁材料の上面が半導
体基板表面と一致するように絶縁材料をエッチバックす
ることにより、絶縁材料５’がトレンチ内に充填された
構造（図１０）を得ている。このようにして形成された
トレンチを用いた素子分離構造の幅は素子分離用のフィ
ールド酸化膜よりもかなり狭いものとすることができ、
確実に予定の分離幅を得ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た従来のトレンチ構造を用いた素子分離構造において
は、トレンチ内部の充填材はどの素子分離領域において
も同じ膜構造（例えば、ＣＶＤ ＳｉＯ2 膜）で形成さ
れているが、ＬＳＩのデザインルールの縮小に伴ってト
レンチ埋め込み材の膜が持つストレスが無視できなくな
り、素子分離領域のラインとスペースが縮小された領域
で、シリコン基板内に係るストレスが増大して結晶欠陥
を誘発し結果的に接合不良を引き起こすという問題が発
生している。
た従来のトレンチ構造を用いた素子分離構造において
は、トレンチ内部の充填材はどの素子分離領域において
も同じ膜構造（例えば、ＣＶＤ ＳｉＯ2 膜）で形成さ
れているが、ＬＳＩのデザインルールの縮小に伴ってト
レンチ埋め込み材の膜が持つストレスが無視できなくな
り、素子分離領域のラインとスペースが縮小された領域
で、シリコン基板内に係るストレスが増大して結晶欠陥
を誘発し結果的に接合不良を引き起こすという問題が発
生している。
【０００８】その対策として、ストレスの低い膜（例え
ば、ＳｉＯＮ）をトレンチ内部の充填材に用いることが
提案されている。しかしながら、これによりストレスの
問題はなくなるものの、トレンチ内にＳｉＯＮを充填す
るために行うＳｉＯＮを堆積した後のポリッシュによる
エッチバック工程において素子の活性領域も同時にエッ
チバックされてしまうという別の問題が発生する。これ
は、素子の活性領域上のエッチバックを行う際にエッチ
ングレートがＳｉＯＮと高選択比を有するようなエッチ
バックストッパ材料に適した材料がないためである。こ
のため、素子の形成が実際には不可能となっている。
ば、ＳｉＯＮ）をトレンチ内部の充填材に用いることが
提案されている。しかしながら、これによりストレスの
問題はなくなるものの、トレンチ内にＳｉＯＮを充填す
るために行うＳｉＯＮを堆積した後のポリッシュによる
エッチバック工程において素子の活性領域も同時にエッ
チバックされてしまうという別の問題が発生する。これ
は、素子の活性領域上のエッチバックを行う際にエッチ
ングレートがＳｉＯＮと高選択比を有するようなエッチ
バックストッパ材料に適した材料がないためである。こ
のため、素子の形成が実際には不可能となっている。
【０００９】本発明は、狭い素子分離幅でも欠陥の発生
がなく、また制御性良く形成することのできる素子分離
構造を有する半導体装置およびその製造方法を提供する
ことを目的とする。
がなく、また制御性良く形成することのできる素子分離
構造を有する半導体装置およびその製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明にかかる半導体装
置は、幅が１μｍ以上で、その内部がバッファ作用のあ
る第１の膜、ストレスの発生が少ない第２の膜、この第
２の膜よりもエッチング速度の速い第３の膜を含む少な
くとも３種類の膜による積層膜で充填される第１のトレ
ンチ素子分離領域と、幅が１μｍ未満で、その内部が前
記第１および第２の膜を含む少なくとも２種類の膜によ
る積層膜で充填される第２のトレンチ素子分離領域と、
を備えたことを特徴とする。
置は、幅が１μｍ以上で、その内部がバッファ作用のあ
る第１の膜、ストレスの発生が少ない第２の膜、この第
２の膜よりもエッチング速度の速い第３の膜を含む少な
くとも３種類の膜による積層膜で充填される第１のトレ
ンチ素子分離領域と、幅が１μｍ未満で、その内部が前
記第１および第２の膜を含む少なくとも２種類の膜によ
る積層膜で充填される第２のトレンチ素子分離領域と、
を備えたことを特徴とする。
【００１１】前記第２の膜が、ポリシリコン、ＳｉＯ
Ｎ、ＳｉＮから成る群から選択されたいずれかの物質で
成形されると良い。
Ｎ、ＳｉＮから成る群から選択されたいずれかの物質で
成形されると良い。
【００１２】前記第２の膜の膜厚が、前記第１のトレン
チ素子分離領域の幅の半分よりも厚いことが望ましい。
チ素子分離領域の幅の半分よりも厚いことが望ましい。
【００１３】また、本発明にかかる半導体装置の製造方
法は、半導体基板表面に幅が１μｍ以上の第１のトレン
チと、幅が１μｍ未満の第２のトレンチを形成する工程
と、前記半導体基板の表面および前記第１、第２のトレ
ンチの内面にバッファ作用のある第１の膜を形成する工
程と、ストレスの発生が少ない第２の膜を少なくとも前
記第１のトレンチが充填され、前記第２のトレンチが完
全には充填されないような厚さに堆積させる工程と、前
記第２の膜よりもエッチング速度の速い第３の膜を堆積
させ、前記第２のトレンチを充填させる工程と、前記第
３の膜が前記第２のトレンチのみに残存するように他の
部分でエッチバック除去を行う工程と、素子形成、およ
び配線を行う工程と、を備えたことを特徴とする。
法は、半導体基板表面に幅が１μｍ以上の第１のトレン
チと、幅が１μｍ未満の第２のトレンチを形成する工程
と、前記半導体基板の表面および前記第１、第２のトレ
ンチの内面にバッファ作用のある第１の膜を形成する工
程と、ストレスの発生が少ない第２の膜を少なくとも前
記第１のトレンチが充填され、前記第２のトレンチが完
全には充填されないような厚さに堆積させる工程と、前
記第２の膜よりもエッチング速度の速い第３の膜を堆積
させ、前記第２のトレンチを充填させる工程と、前記第
３の膜が前記第２のトレンチのみに残存するように他の
部分でエッチバック除去を行う工程と、素子形成、およ
び配線を行う工程と、を備えたことを特徴とする。
【００１４】
【作用】本発明による半導体装置においては、狭い素子
分離領域と広い素子分離領域でトレンチ内に充填する分
離膜の構造を変えている。すなわち、充填される素子分
離膜のストレスが問題となる狭い素子分離領域では発生
ストレスの少ない膜を用いて結晶欠陥の発生を抑制する
と同時に、広い素子分離領域では発生ストレスの少ない
膜で充填しきれない部分はそれよりもエッチング速度の
大きい膜で充填するようにしている。この結果、狭い素
子分離幅でも欠陥の発生がなく、また制御性良く形成す
ることのできる素子分離構造を有する半導体装置が得ら
れる。
分離領域と広い素子分離領域でトレンチ内に充填する分
離膜の構造を変えている。すなわち、充填される素子分
離膜のストレスが問題となる狭い素子分離領域では発生
ストレスの少ない膜を用いて結晶欠陥の発生を抑制する
と同時に、広い素子分離領域では発生ストレスの少ない
膜で充填しきれない部分はそれよりもエッチング速度の
大きい膜で充填するようにしている。この結果、狭い素
子分離幅でも欠陥の発生がなく、また制御性良く形成す
ることのできる素子分離構造を有する半導体装置が得ら
れる。
【００１５】本発明による半導体装置の製造方法におい
ては、発生ストレスの少ない膜の上にこの膜では充填し
きれない部分をこれよりもエッチング速度の大きい膜で
充填し、エッチバックを行うことにより欠陥を発生する
ことなく三重の積層膜を安定に得るようにしている。
ては、発生ストレスの少ない膜の上にこの膜では充填し
きれない部分をこれよりもエッチング速度の大きい膜で
充填し、エッチバックを行うことにより欠陥を発生する
ことなく三重の積層膜を安定に得るようにしている。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図６は本発明にかかる半導体装置の一実施
例の構成を示す素子断面図、図１から図６はその製造工
程を示す素子断面図である。
に説明する。図６は本発明にかかる半導体装置の一実施
例の構成を示す素子断面図、図１から図６はその製造工
程を示す素子断面図である。
【００１７】図６を参照すると、半導体基板１１の表面
中央部には幅の広いトレンチ１５が形成され、その中央
部を境に半導体基板表面部にはＮウェル１９とＰウェル
２０が形成されている。トレンチ１５の内部は酸化膜１
６、ＳｉＯＮ膜１７”、ＳｉＯ2 膜１８が積層された三
層構造の絶縁膜で充填されている。Ｐウェル１９および
Ｎウェル２０内にはそれぞれ幅の狭いトレンチ１４が形
成されており、このトレンチ１４は酸化膜１６およびＳ
ｉＯＮ膜１７が積層された２層構造の絶縁膜で充填され
ている。
中央部には幅の広いトレンチ１５が形成され、その中央
部を境に半導体基板表面部にはＮウェル１９とＰウェル
２０が形成されている。トレンチ１５の内部は酸化膜１
６、ＳｉＯＮ膜１７”、ＳｉＯ2 膜１８が積層された三
層構造の絶縁膜で充填されている。Ｐウェル１９および
Ｎウェル２０内にはそれぞれ幅の狭いトレンチ１４が形
成されており、このトレンチ１４は酸化膜１６およびＳ
ｉＯＮ膜１７が積層された２層構造の絶縁膜で充填され
ている。
【００１８】幅の広いトレンチ１５と幅の狭いトレンチ
１４との間の素子形成領域にはポリシリコン膜２４と高
融点金属シリサイド膜２５が積層されたゲート電極と、
その周囲の半導体基板表面に形成された不純物拡散領域
２７より成るＭＯＳトランジスタが形成されている。そ
して、表面全体は絶縁膜２８で被われ、この絶縁膜には
電極取り出しのためにコンタクトホールが設けられ、ア
ルミニウム等の配線材料膜２９がコンタクトホール内お
よび絶縁膜上に形成されている。
１４との間の素子形成領域にはポリシリコン膜２４と高
融点金属シリサイド膜２５が積層されたゲート電極と、
その周囲の半導体基板表面に形成された不純物拡散領域
２７より成るＭＯＳトランジスタが形成されている。そ
して、表面全体は絶縁膜２８で被われ、この絶縁膜には
電極取り出しのためにコンタクトホールが設けられ、ア
ルミニウム等の配線材料膜２９がコンタクトホール内お
よび絶縁膜上に形成されている。
【００１９】次にこの半導体装置の製造工程を説明す
る。まず、Ｎ型シリコン基板１１を酸化雰囲気中で加熱
して表面に熱酸化膜１２を１００〜５００オングストロ
ームの厚さに形成し、さらにＣＶＤ酸化膜１３を１００
０〜３０００オングストローム堆積させる。次に、レジ
スト( 図示せず）を全面に堆積させ、これをトレンチ形
成部分が除去されるように、露光、現像し、これをマス
クとしてＲＩＥ（反応性イオンエッチング）法によって
トレンチ形成部分の酸化膜１３をエッチング除去した
後、レジストを除去する（図１）。
る。まず、Ｎ型シリコン基板１１を酸化雰囲気中で加熱
して表面に熱酸化膜１２を１００〜５００オングストロ
ームの厚さに形成し、さらにＣＶＤ酸化膜１３を１００
０〜３０００オングストローム堆積させる。次に、レジ
スト( 図示せず）を全面に堆積させ、これをトレンチ形
成部分が除去されるように、露光、現像し、これをマス
クとしてＲＩＥ（反応性イオンエッチング）法によって
トレンチ形成部分の酸化膜１３をエッチング除去した
後、レジストを除去する（図１）。
【００２０】次に、シリコン基板１１をパターニングさ
れた酸化膜１３をマスクとしてＲＩＥ法によって所定の
深さ（例えば、０．７μｍ）エッチングしてトレンチを
形成する。ここでは幅の狭い（例えば、０．４μｍ）ト
レンチ１４と幅の広い（例えば、２μｍ）トレンチ１５
とする。ここで酸化膜１２を化学的処理によって除去す
る。
れた酸化膜１３をマスクとしてＲＩＥ法によって所定の
深さ（例えば、０．７μｍ）エッチングしてトレンチを
形成する。ここでは幅の狭い（例えば、０．４μｍ）ト
レンチ１４と幅の広い（例えば、２μｍ）トレンチ１５
とする。ここで酸化膜１２を化学的処理によって除去す
る。
【００２１】次に、基板１１全体を酸化雰囲気中で加熱
することにより、トレンチの内壁および基板の全面にバ
ッファとなる熱酸化膜１６を１００〜５００オングスト
ロームの厚さに形成した後に、ＳｉＯＮ膜１７をウェー
ハ全面に例えば２０００オングストローム堆積した後に
さらにＣＶＤ酸化膜１８を８０００オングストローム堆
積する（図２）。このとき、幅の狭い溝１４はＳｉＯＮ
膜１７で完全に充填され、幅の広い溝１５はＳｉＯＮ膜
１７では完全には充填されず、ＣＶＤ酸化膜１８の堆積
により充填されることになる。
することにより、トレンチの内壁および基板の全面にバ
ッファとなる熱酸化膜１６を１００〜５００オングスト
ロームの厚さに形成した後に、ＳｉＯＮ膜１７をウェー
ハ全面に例えば２０００オングストローム堆積した後に
さらにＣＶＤ酸化膜１８を８０００オングストローム堆
積する（図２）。このとき、幅の狭い溝１４はＳｉＯＮ
膜１７で完全に充填され、幅の広い溝１５はＳｉＯＮ膜
１７では完全には充填されず、ＣＶＤ酸化膜１８の堆積
により充填されることになる。
【００２２】すなわち、ＣＶＤ酸化膜１８とＳｉＯＮ膜
１７の合計膜厚は、必要とされるトレンチ深さより厚い
ことが必要とされ、この結果、ＳｉＯＮ膜の厚さの２倍
までのトレンチ幅までがＳｉＯＮ膜によってのみ埋め込
まれる。
１７の合計膜厚は、必要とされるトレンチ深さより厚い
ことが必要とされ、この結果、ＳｉＯＮ膜の厚さの２倍
までのトレンチ幅までがＳｉＯＮ膜によってのみ埋め込
まれる。
【００２３】なお、熱酸化膜１６は、ＳｉＯＮ膜１７が
直接シリコン基板１１に接触することを妨げるのと同時
に、ＳｉＯＮ膜１７を剥離するときにシリコン基板１８
を保護しかつ、閾値電圧を調整するためのイオン注入の
際、レジストの基板への接触を防止する保護膜となる。
直接シリコン基板１１に接触することを妨げるのと同時
に、ＳｉＯＮ膜１７を剥離するときにシリコン基板１８
を保護しかつ、閾値電圧を調整するためのイオン注入の
際、レジストの基板への接触を防止する保護膜となる。
【００２４】ところでＳｉＯＮ膜は、８００〜１０００
℃のような高温工程でのシリコン基板に与える膜ストレ
スは非常に低いが、ＣＶＤ酸化膜は上記の温度でのスト
レスが非常に高い。したがって、幅の狭いトレンチでＣ
ＶＤ酸化膜が存在していないことはストレス低減の上で
非常に有利となる。
℃のような高温工程でのシリコン基板に与える膜ストレ
スは非常に低いが、ＣＶＤ酸化膜は上記の温度でのスト
レスが非常に高い。したがって、幅の狭いトレンチでＣ
ＶＤ酸化膜が存在していないことはストレス低減の上で
非常に有利となる。
【００２５】次に、シリコン基板全面をポリッシュ平坦
化工程によりエッチバックする。これにより、凸型形状
になっている素子領域上の酸化膜１８がエッチングされ
る（図３）。このとき、ＳｉＯＮ膜１７とＳｉＯ2 膜１
８のエッチングにおける選択比を３以上にとることがで
きるため、ＳｉＯＮ膜１７はポリッシュ工程のストッパ
膜の作用を果たす。したがって、シリコン基板内でＣＶ
Ｄ ＳｉＯ2 膜を確実に除去するためのオーバーエッチ
ングを行っても、図３のようにＳｉＯＮ膜１７’の膜厚
減少があったとしても十分な膜厚が確保され、素子形成
領域がエッチバックされてしまうことない。
化工程によりエッチバックする。これにより、凸型形状
になっている素子領域上の酸化膜１８がエッチングされ
る（図３）。このとき、ＳｉＯＮ膜１７とＳｉＯ2 膜１
８のエッチングにおける選択比を３以上にとることがで
きるため、ＳｉＯＮ膜１７はポリッシュ工程のストッパ
膜の作用を果たす。したがって、シリコン基板内でＣＶ
Ｄ ＳｉＯ2 膜を確実に除去するためのオーバーエッチ
ングを行っても、図３のようにＳｉＯＮ膜１７’の膜厚
減少があったとしても十分な膜厚が確保され、素子形成
領域がエッチバックされてしまうことない。
【００２６】このように、溝の幅と膜厚を適当に選択す
ることによって、狭い溝幅を持つトレンチでは熱酸化膜
とＳｉＯＮ膜との積層構造になるが、広い溝幅を持つト
レンチでは熱酸化膜と、ＳｉＯＮ膜とＳｉＯ2 膜の三層
の積層構造にすることができ、逆にＳｉＯＮ膜の膜厚を
変化させることにより、二層の積層膜構造になるトレン
チ幅を変化させることができる。
ることによって、狭い溝幅を持つトレンチでは熱酸化膜
とＳｉＯＮ膜との積層構造になるが、広い溝幅を持つト
レンチでは熱酸化膜と、ＳｉＯＮ膜とＳｉＯ2 膜の三層
の積層構造にすることができ、逆にＳｉＯＮ膜の膜厚を
変化させることにより、二層の積層膜構造になるトレン
チ幅を変化させることができる。
【００２７】次に、素子形成領域のＳｉＯＮ膜１７’を
ケミカルドライエッチング（ＣＤＥ）工程によって除去
すると、素子幅の狭い素子分離領域ではＳｉＯＮ膜は半
導体基板面と同一面になり、幅の広い素子分離領域では
形成領域ではエッチング速度の低いＳｉＯ2 膜１８の存
在により、ＳｉＯＮ膜１７”の露出面は傾斜面となる。
ケミカルドライエッチング（ＣＤＥ）工程によって除去
すると、素子幅の狭い素子分離領域ではＳｉＯＮ膜は半
導体基板面と同一面になり、幅の広い素子分離領域では
形成領域ではエッチング速度の低いＳｉＯ2 膜１８の存
在により、ＳｉＯＮ膜１７”の露出面は傾斜面となる。
【００２８】次にバッファ酸化膜１６および素子分離膜
１８を通して、Ｐウエル、Ｎウエルのイオン注入並びに
ＰＭＯＳ、ＮＭＯＳの閾値電圧の合わせ込み用のイオン
注入を行う。図４は、Ｐウエルイオン注入工程を示して
おり、すでにＮウェルが形成されている。図４において
は、Ｎウェルがすでに形成されているものとし、イオン
注入用マスクとしてのレジスト２１が塗布、露光された
結果、Ｐウェル形成領域以外の領域の半導体基板の表面
に残存している。図４に示すようにＰウェルとＮウェル
の境界は幅の広い溝１５に形成された素子分離構造の中
央に位置するようになっている。この状態でＰ型不純物
２２、たとえばボロンをイオン注入する。このイオン注
入における加速エネルギーは、イオンが素子分離絶縁膜
１８を通過してシリコン基板に到達する加速エネルギー
（例えば、４００ｋｅＶ）に設定される。
１８を通して、Ｐウエル、Ｎウエルのイオン注入並びに
ＰＭＯＳ、ＮＭＯＳの閾値電圧の合わせ込み用のイオン
注入を行う。図４は、Ｐウエルイオン注入工程を示して
おり、すでにＮウェルが形成されている。図４において
は、Ｎウェルがすでに形成されているものとし、イオン
注入用マスクとしてのレジスト２１が塗布、露光された
結果、Ｐウェル形成領域以外の領域の半導体基板の表面
に残存している。図４に示すようにＰウェルとＮウェル
の境界は幅の広い溝１５に形成された素子分離構造の中
央に位置するようになっている。この状態でＰ型不純物
２２、たとえばボロンをイオン注入する。このイオン注
入における加速エネルギーは、イオンが素子分離絶縁膜
１８を通過してシリコン基板に到達する加速エネルギー
（例えば、４００ｋｅＶ）に設定される。
【００２９】次に、素子領域上のバッファ酸化膜１６を
一旦化学的に除去した後、熱酸化を行って再度ゲート酸
化膜２３を５０〜１５０オングストロームの厚さに形成
し、ゲート電極となるポリシリコン膜２４を堆積させ、
このポリシリコン膜２４に低抵抗化のために不純物をド
ーピングし、ポリシリコン膜２４の上にシリサイド膜２
５を堆積させてポリサイド構造とした後にゲート部分を
残存させるようにパターニングを行う。そしてこのゲー
ト部分をイオン注入マスクとしてＮ+ 、Ｐ+ イオン注入
を行い、拡散させることによりソース、ドレインとなる
Ｎ+ 不純物拡散領域２６およびＰ+ 不純物拡散領域２７
を形成する（図５）。
一旦化学的に除去した後、熱酸化を行って再度ゲート酸
化膜２３を５０〜１５０オングストロームの厚さに形成
し、ゲート電極となるポリシリコン膜２４を堆積させ、
このポリシリコン膜２４に低抵抗化のために不純物をド
ーピングし、ポリシリコン膜２４の上にシリサイド膜２
５を堆積させてポリサイド構造とした後にゲート部分を
残存させるようにパターニングを行う。そしてこのゲー
ト部分をイオン注入マスクとしてＮ+ 、Ｐ+ イオン注入
を行い、拡散させることによりソース、ドレインとなる
Ｎ+ 不純物拡散領域２６およびＰ+ 不純物拡散領域２７
を形成する（図５）。
【００３０】さらに層間絶縁膜２８を堆積させ、不純物
拡散領域と接続すべき箇所にコンタクトホール２９を形
成し、全面にアルミニウム等の配線材料３０を蒸着等に
より堆積させ、これをパターニングして配線層の形成を
行う。
拡散領域と接続すべき箇所にコンタクトホール２９を形
成し、全面にアルミニウム等の配線材料３０を蒸着等に
より堆積させ、これをパターニングして配線層の形成を
行う。
【００３１】図７および図８はトレンチの充填について
説明するもので、図１から図６に示した実施例の場合よ
りもトレンチの幅に対してトレンチの深さが深い場合の
絶縁膜の充填の様子を示している。この場合、幅の狭い
トレンチはその幅Ｌ１（熱酸化膜の半分以上の厚さｔ１
でＳｉＯＮ膜１７を堆積することにより充填することが
できるので、幅の広いトレンチを埋めるＳｉＯ2 膜１８
の厚さｔ２はトレンチ幅をＬ２として ｔ２＝（Ｌ２−Ｌ１）／２ 以上の厚さが必要であることがわかる。
説明するもので、図１から図６に示した実施例の場合よ
りもトレンチの幅に対してトレンチの深さが深い場合の
絶縁膜の充填の様子を示している。この場合、幅の狭い
トレンチはその幅Ｌ１（熱酸化膜の半分以上の厚さｔ１
でＳｉＯＮ膜１７を堆積することにより充填することが
できるので、幅の広いトレンチを埋めるＳｉＯ2 膜１８
の厚さｔ２はトレンチ幅をＬ２として ｔ２＝（Ｌ２−Ｌ１）／２ 以上の厚さが必要であることがわかる。
【００３２】そして、このような２層構造と３層構造の
いずれを採用するかについては、例えばトレンチの幅が
１μｍ以上であるか１μｍ未満であるかを基準とするこ
とができる。
いずれを採用するかについては、例えばトレンチの幅が
１μｍ以上であるか１μｍ未満であるかを基準とするこ
とができる。
【００３３】現実の半導体装置を試作したところ、トレ
ンチ幅とトレンチ−トレンチ間隔が、０．５μｍ以下の
場合にＣＶＤ ＳｉＯ2 膜のみで形成した場合には接合
不良率が１０％程度発生するのに対して、ＳｉＯＮ膜を
用いた場合には不良率が０％であった。
ンチ幅とトレンチ−トレンチ間隔が、０．５μｍ以下の
場合にＣＶＤ ＳｉＯ2 膜のみで形成した場合には接合
不良率が１０％程度発生するのに対して、ＳｉＯＮ膜を
用いた場合には不良率が０％であった。
【００３４】以上のように、本発明にかかる半導体装置
では広い素子分離溝では幅の狭いトレンチではストレス
の発生を有効に防止しつつ、幅の広いトレンチでも安定
した製造が可能となる。
では広い素子分離溝では幅の狭いトレンチではストレス
の発生を有効に防止しつつ、幅の広いトレンチでも安定
した製造が可能となる。
【００３５】なお、上記実施例では、Ｎ型基板を用いて
いるが、Ｐ型基板を用いることができる。また、ストレ
スの少ない膜として実施例に示されたＳｉＯＮ膜の代わ
りに、ＳｉＮ膜、ポリシリコン膜等を用いても良い。ま
た、この構造は、実施例に示されたＭＯＳ型半導体装置
に限ることなく、バイポラートランジスタの素子分離に
も用いることが可能である。
いるが、Ｐ型基板を用いることができる。また、ストレ
スの少ない膜として実施例に示されたＳｉＯＮ膜の代わ
りに、ＳｉＮ膜、ポリシリコン膜等を用いても良い。ま
た、この構造は、実施例に示されたＭＯＳ型半導体装置
に限ることなく、バイポラートランジスタの素子分離に
も用いることが可能である。
【００３６】
【発明の効果】本発明によれば、幅の狭いトレンチでは
発生ストレスの少ない材料で充填し、幅の広いトレンチ
では発生ストレスの少ない材料で充填しきれない部分を
発生ストレスの少ない材料よりもエッチング速度の大き
い膜で充填しているので、狭い素子分離幅でも欠陥の発
生がなく、また制御性良く形成することのできる素子分
離構造を有する半導体装置が得られる。
発生ストレスの少ない材料で充填し、幅の広いトレンチ
では発生ストレスの少ない材料で充填しきれない部分を
発生ストレスの少ない材料よりもエッチング速度の大き
い膜で充填しているので、狭い素子分離幅でも欠陥の発
生がなく、また制御性良く形成することのできる素子分
離構造を有する半導体装置が得られる。
【００３７】また、本発明によれば、幅の狭いトレンチ
を発生ストレスの少ない材料で充填した後、幅の広いト
レンチを発生ストレスの少ない材料よりもエッチング速
度の大きい膜で充填してエッチバックを行うことにより
幅の広いトレンチ内に３層構造を得ているので、欠陥の
ない素子分離構造を有する半導体装置を安定に得ること
ができる。
を発生ストレスの少ない材料で充填した後、幅の広いト
レンチを発生ストレスの少ない材料よりもエッチング速
度の大きい膜で充填してエッチバックを行うことにより
幅の広いトレンチ内に３層構造を得ているので、欠陥の
ない素子分離構造を有する半導体装置を安定に得ること
ができる。
【図１】本発明にかかる半導体装置の製造の第１工程を
示す素子断面図である。
示す素子断面図である。
【図２】本発明にかかる半導体装置の製造の第２工程を
示す素子断面図である。
示す素子断面図である。
【図３】本発明にかかる半導体装置の製造の第３工程を
示す素子断面図である。
示す素子断面図である。
【図４】本発明にかかる半導体装置の製造の第４工程を
示す素子断面図である。
示す素子断面図である。
【図５】本発明にかかる半導体装置の製造の第５工程を
示す素子断面図である。
示す素子断面図である。
【図６】本発明にかかる半導体装置の製造の第６工程を
示す素子断面図である。
示す素子断面図である。
【図７】トレンチの充填についての説明図である。
【図８】トレンチの充填についての説明図である。
【図９】従来の半導体装置におけるトレンチの埋め込み
についての説明図である。
についての説明図である。
【図１０】従来の半導体装置におけるトレンチの埋め込
みについての説明図である。
みについての説明図である。
１１ 半導体基板 １２ 熱酸化膜 １３ ＣＶＤ酸化膜 １４ 幅の狭いトレンチ １５ 幅の広いトレンチ １６ 熱酸化膜 １７ ＳｉＯＮ膜 １８ ＣＶＤ酸化膜 １９ Ｎウェル ２０ Ｐウェル ２１ レジスト ２２ イオン ２３ 熱酸化膜 ２４ ポリシリコン膜 ２５ 高融点金属シリサイド膜 ２６ Ｎ型不純物拡散領域 ２７ Ｐ型不純物拡散領域 ２８ 層間絶縁膜 ２９ コンタクトホール ３０ 配線材料
Claims (4)
- 【請求項１】幅が１μｍ以上で、その内部がバッファ作
用のある第１の膜、ストレスの発生が少ない第２の膜、
この第２の膜よりもエッチング速度の速い第３の膜を含
む少なくとも３種類の膜による積層膜で充填される第１
のトレンチ素子分離領域と、 幅が１μｍ未満で、その内部が前記第１および第２の膜
を含む少なくとも２種類の膜による積層膜で充填される
第２のトレンチ素子分離領域と、 を備えた半導体装置。 - 【請求項２】前記第２の膜が、ポリシリコン、ＳｉＯ
Ｎ、ＳｉＮから成る群から選択されたいずれかの物質で
成形されたことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記第２の膜の膜厚が、前記第１のトレン
チ素子分離領域の幅の半分よりも厚いことを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】半導体基板表面に幅が１μｍ以上の第１の
トレンチと、幅が１μｍ未満の第２のトレンチを形成す
る工程と、 前記半導体基板の表面および前記第１、第２のトレンチ
の内面にバッファ作用のある第１の膜を形成する工程
と、 ストレスの発生が少ない第２の膜を少なくとも前記第１
のトレンチが充填され、前記第２のトレンチが完全には
充填されないような厚さに堆積させる工程と、 前記第２の膜よりもエッチング速度の速い第３の膜を堆
積させ、前記第２のトレンチを充填させる工程と、 前記第３の膜が前記第２のトレンチのみに残存するよう
に他の部分でエッチバック除去を行う工程と、 素子形成、および配線を行う工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234693A JPH07176606A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234693A JPH07176606A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176606A true JPH07176606A (ja) | 1995-07-14 |
Family
ID=18142622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32234693A Pending JPH07176606A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176606A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| EP1211727A2 (en) * | 2000-12-01 | 2002-06-05 | Samsung Electronics Co., Ltd. | Semiconductor device having shallow trench isolation structure and manufacturing method thereof |
| EP1213757A2 (en) * | 2000-12-09 | 2002-06-12 | Samsung Electronics Co., Ltd. | Integrated circuits having and adjacent p-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
-
1993
- 1993-12-21 JP JP32234693A patent/JPH07176606A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| EP1211727A2 (en) * | 2000-12-01 | 2002-06-05 | Samsung Electronics Co., Ltd. | Semiconductor device having shallow trench isolation structure and manufacturing method thereof |
| EP1211727A3 (en) * | 2000-12-01 | 2003-09-03 | Samsung Electronics Co., Ltd. | Semiconductor device having shallow trench isolation structure and manufacturing method thereof |
| EP1213757A2 (en) * | 2000-12-09 | 2002-06-12 | Samsung Electronics Co., Ltd. | Integrated circuits having and adjacent p-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| EP1213757A3 (en) * | 2000-12-09 | 2003-09-03 | Samsung Electronics Co., Ltd. | Integrated circuits having and adjacent p-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| EP1487011A1 (en) * | 2000-12-09 | 2004-12-15 | Samsung Electronics Co., Ltd. | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| US6709951B2 (en) | 2001-05-23 | 2004-03-23 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| CN1332434C (zh) * | 2001-05-23 | 2007-08-15 | 国际商业机器公司 | 氮氧化合物浅沟槽隔离及其形成方法 |
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