JP2008091683A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板の第１活性領域上に第１ゲート絶縁膜を介し、第２活性領域上に第２ゲート絶縁膜を介して形成され、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が、第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、半導体基板の第３活性領域上に第３ゲート絶縁膜を介し、第４活性領域上に第４ゲート絶縁膜を介して形成され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が、第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続され、第２および第４ゲート絶縁膜は、第１および第３ゲート絶縁膜よりも厚く、各チャネルトランジスタを被覆して、各活性領域に対して応力を与える応力膜が形成されている。
【選択図】図２

Description

本発明は、半導体記憶装置およびその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセルを有する半導体装置およびその製造方法に関する。
半導体記憶装置としては、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが広く知られている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られているが、たとえば、２つのＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以降、ＰＴｒとも称する）である第１ロードトランジスタおよび第２ロードトランジスタと、４つのＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以降、ＮＴｒとも称する）である第１ドライブトランジスタおよび第２ドライブトランジスタと第１転送トランジスタおよび第２転送トランジスタの計６つのＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）から構成される。
第１ロードトランジスタおよび第１ドライブトランジスタは、ドレインが一方の記憶ノードに、ゲートが他方の記憶ノードにそれぞれ接続されている。第１ロードトランジスタのソースは電源電圧に、第１ドライブトランジスタのソースは基準電位にそれぞれ接続されている。第１ロードトランジスタおよび第１ドライブトランジスタによって、他方の記憶ノードを入力し一方の記憶ノードを出力する１つのＣＭＯＳインバータが形成されている。
第２ロードトランジスタおよび第２ドライブトランジスタは、ドレインが他方の記憶ノードに、ゲートが一方の記憶ノードにそれぞれ接続されている。第２ロードトランジスタのソースは電源電圧に、第２ドライブトランジスタのソースは基準電位にそれぞれ接続されている。第２ロードトランジスタおよび第２ドライブトランジスタによって、一方の記憶ノードを入力し他方の記憶ノードを出力する１つのＣＭＯＳインバータが形成されている。
上述した第１ロードトランジスタおよび第１ドライブトランジスタによるＣＭＯＳインバータと、第２ロードトランジスタおよび第２ドライブトランジスタによるＣＭＯＳインバータとは、互いの入力および出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
このようなＳＲＡＭは、ロジック回路や入出力回路などの周辺回路と組み合わせて、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く利用されている。
半導体の高性能化および高密度化に伴い、各トランジスタのソースドレイン領域およびコンタクトホールは数十ｎｍオーダーのサイズまで微細化され、たとえば、最小サイズが９０ｎｍの微小な径のコンタクトホールを形成することが知られている（非特許文献１参照）。
高密度化のために、ＳＲＡＭのそれぞれのインバータを接続する領域において、ソースドレイン領域とコンタクトホールとの境界がないボーダレスコンタクト構造や、コンタクトホールがＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜上にのり上げる構造を形成する手法が知られている（非特許文献２参照)。さらに、微細化のために、ゲート電極とソースドレイン領域を共通のコンタクトホールでつなぐ共通コンタクトホール構造（シェアードコンタクト構造）も知られており、これにより大幅にＳＲＡＭのセルサイズが縮小可能になってきている。
一方、微細化が進むにつれて、従来のスケーリングだけでトランジスタの能力向上を達成するのが難しいため、たとえば、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生させる応力膜を用いることが知られている。応力膜により応力を印加することにより、チャネル部の電子移動度を高めて、高い駆動電流を確保してトランジスタの能力向上を図る技術が９０ｎｍ世代以降注目されている。応力膜は、厚く形成するほど与える応力が大きくなり、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて各トランジスタの能力向上を図っている。応力膜としては、たとえば、高い応力を持つＳｉＮ膜を用いる方法が知られている（非特許文献３参照）。また、応力膜として形成されるＳｉＮ膜は、コンタクトホールを形成する際のエッチングストップ層（コンタクトエッチングストップレイヤーとも称する）ともなりうる。
上記のようにＳＲＡＭのそれぞれのインバータを接続する際に、一方のインバータのロードトランジスタのソースドレイン領域（ドレイン領域）と、他方のインバータのロードトランジスタとドライブトランジスタを構成するゲート電極とを、共通コンタクトホール構造を形成して接続する。この場合に、ゲート電極の上面からソースドレインの表面までコンタクトエッチングストップレイヤーのＳｉＮ膜が成膜されていると、窒化膜は、上記のように応力を与えようと厚く形成されるため、エッチングの条件が狭められてしまう。
たとえば、一方のインバータを構成するＰＴｒが形成された活性領域に隣接するＳＴＩ型素子分離絶縁膜上において共通コンタクト構造を形成するとき、厚い部分を除去するように窒化膜がエッチングされると、ＳＴＩ型素子分離絶縁膜の表面の端部が局所的にエッチングされることがあった。その結果、活性領域が露出してコンタクトホールに埋め込まれる導電層と活性領域とが導通してしまい、リーク電流が発生しやすくなっていた。このようなＳＴＩ型素子分離絶縁膜のエッチングは、ＳＴＩ型素子分離絶縁膜の高さがばらついて、共通コンタクト構造が低い高さの素子分離絶縁膜上に形成されるときや、素子分離絶縁膜の基板表面の端部においてディボット（Ｄｉｖｏｔ）と呼ばれる局所的な落ち込み部分を含むことにより生じ易い。
Utsumi et al, "A 65nm Low Power CMOS Platform with 0.495μm2 SRAM for Digital Processing and Mobile Applications", Technical Digest of Symposium on VLSI Technology, pp 216-217, 2005 Miyashita et al, "A High Performance 100nm Generation SOC Technology [CMOSIV] for High Density Embedded Memory and Mixed Signal LSIs", Technical Digest of Symposium on VLSI Technology, pp 11-12, 2001 Sanuki et al, "High Density and Fully Compatible embedded DRAM cell with 45 nm CMOS Technology (CMOS6)", Technical Digest of Symposium on VLSI Technology, pp 14-15, 2005
本発明の目的は、電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置と、その製造方法を提供することにある。
上記の課題を解決するため、本発明の半導体記憶装置は、素子分離領域により分離された第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域に形成された第１Ｎチャネルトランジスタと前記第２活性領域に形成された第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域に形成された第２Ｎチャネルトランジスタと前記第４活性領域に形成された第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１活性領域上に第１ゲート絶縁膜を介し、前記第２活性領域上に第２ゲート絶縁膜を介して形成され、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸して前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第３活性領域上に第３ゲート絶縁膜を介し、前記第４活性領域上に第４ゲート絶縁膜を介して形成され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸して前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置であって、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜は、前記第１ゲート絶縁膜および前記第３ゲート絶縁膜よりも厚く、前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜が形成されている。
上記の本発明の半導体記憶装置において、第２ゲート絶縁膜および第４ゲート絶縁膜が、第１ゲート絶縁膜および第３ゲート絶縁膜よりも厚く形成されていることで、素子分離領域の第１部分および第２部分の膜減りや端部における落ち込み部の形成を抑制する。また、応力膜は、各トランジスタの活性領域に対して応力を与え、少なくとも第１および第２Ｎチャネルトランジスタの電流駆動能力を向上させる。
上記の課題を解決するため、本発明の半導体記憶装置は、素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第４活性領域の外周における素子分離領域の第１部分まで延伸して前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第２活性領域の外周における素子分離領域の第２部分まで延伸して前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置であって、前記素子分離領域の前記第1部分および前記第２部分は、少なくとも表層において前記素子分離領域の他の部分と異なる組成を有し、前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜が形成されている。
上記の本発明の半導体記憶装置において、前記素子分離領域の前記第1部分および前記第２部分は、少なくとも表層において前記素子分離領域の他の部分と異なる組成を有することで、膜減りや端部における落ち込みが抑制される。また、応力膜は、各トランジスタの活性領域に対して応力を与え、少なくとも第１および第２Ｎチャネルトランジスタの電流駆動能力を向上させる。
上記の課題を解決するため、本発明の半導体記憶装置の製造方法は、素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、前記第１活性領域上に第１ゲート絶縁膜を、前記第２活性領域上に第２ゲート絶縁膜を、前記第３活性領域上に第３ゲート絶縁膜を、および前記第４活性領域上に第４ゲート絶縁膜を、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜を前記第１ゲート絶縁膜および前記第３ゲート絶縁膜よりも厚く形成する工程と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する工程と、前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する工程と、前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する工程と、前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する工程とを有する。
上記の本発明の半導体記憶装置の製造方法は、前記第１活性領域上に第１ゲート絶縁膜を、前記第２活性領域上に第２ゲート絶縁膜を、前記第３活性領域上に第３ゲート絶縁膜を、および前記第４活性領域上に第４ゲート絶縁膜を、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜を前記第１ゲート絶縁膜および前記第３ゲート絶縁膜よりも厚く形成する。
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する。
前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する。
前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する。
前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する。
上記の課題を解決するため、本発明の半導体記憶装置の製造方法は、素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が前記第２記憶ノードである前記第２Ｐチャネルトランジスタの第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置製造方法であって、少なくとも表層において、前記第４活性領域の外周における第１部分および前記第２活性領域の外周における第２部分が他の部分と異なる組成を有する前記素子分離領域を形成する工程と、前記第１活性領域、前記第２活性領域、前記第３活性領域、および前記第４活性領域上に、第１ゲート絶縁膜、第２ゲート絶縁膜、第３ゲート絶縁膜、第４ゲート絶縁膜をそれぞれ形成する工程と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する工程と、前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する工程と、前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する工程と、前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する工程とを有する。
上記の本発明の半導体記憶装置の製造方法は、少なくとも表層において、前記第４活性領域の外周における第１部分および前記第２活性領域の外周における第２部分が他の部分と異なる組成を有する前記素子分離領域を形成する。
前記第１活性領域、前記第２活性領域、前記第３活性領域、および前記第４活性領域上に、第１ゲート絶縁膜、第２ゲート絶縁膜、第３ゲート絶縁膜、第４ゲート絶縁膜をそれぞれ形成する。
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する。
前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する。
前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する。
前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する。
本発明の半導体記憶装置は、応力膜が活性領域に与える応力により電流駆動能力を向上させ、応力膜に対するエッチングマージンが広がり、リーク電流を防ぐことができる。
本発明の半導体記憶装置の製造方法は、応力膜が活性領域に与える応力により電流駆動能力を向上させ、応力膜に対するエッチングマージンが広がり、リーク電流を防いだ半導体記憶装置を製造することができる。
以下、本発明の実施形態にかかる半導体記憶装置およびその製造方法について図面を参照して記述する。
第１実施形態
図１（ａ）は、本実施形態にかかる半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路である。
たとえば、半導体記憶装置は、２つのＰＭＯＳトランジスタ(ＰＴｒ)である第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタ(ＮＴｒ)である第１ドライブトランジスタＤＴｒ１と第２ドライブトランジスタＤＴｒ２、および２つのＮＭＯＳトランジスタ(ＮＴｒ)である第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
ここで、第１ロードトランジスタＬＴｒ１が、本発明における第１Ｐチャネルトランジスタの一実施形態であり、第２ロードトランジスタＬＴｒ２が、本発明にかかる第２Ｐチャネルトランジスタの一実施形態である。また、第１ドライブトランジスタＤＴｒ１が、本発明にかかる第１Ｎチャネルトランジスタの一実施形態であり、第２ドライブトランジスタＤＴｒ２が、本発明にかかる第２Ｎチャネルトランジスタの一実施形態である。第１および第２ロードトランジスタＬＴｒ１，ＬＴｒ２は、それぞれ第１および第２Ｐ型ソースドレインを有し、第１ドライブトランジスタＤＴｒ１と第２ドライブトランジスタＤＴｒ２は、それぞれ第１および第２Ｎ型ソースドレインを有する。
第１ロードトランジスタＬＴｒ１と第１ドライブトランジスタＤＴｒは、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧ＶＤに、第１ドライブトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１および第１ドライブトランジスタにＤＴｒ１よって、第２記憶ノードＮＤの電位を入力し第１記憶ノードＮＤの電位を出力する第１ＣＭＯＳインバータが形成されている。
第２ロードトランジスタＬＴｒ２と第２ドライブトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧ＶＤに、第２ドライブトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。第２ロードトランジスタＬＴｒ２および第２ドライブトランジスタＤＴｒ２によって、第１記憶ノードＮＤの電位を入力し第２記憶ノードＮＤの電位を出力する第２ＣＭＯＳインバータが形成されている。
上述した第１ロードトランジスタＬＴｒ１と第１ドライブトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２および第２ドライブトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力および出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
また、第１転送トランジスタＴＴｒ１は、ゲートがワード線ＷＬに、ドレインがビット線ＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワード線ＷＬに、ドレインが反転ビット線ＢＬに、ソースが第２記憶ノードＮＤにそれぞれ接続されている。
図１（ｂ）は、本実施形態にかかるＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
第１Ｐ型半導体領域Ｐ１、第１Ｎ型半導体領域Ｎ１、第２Ｐ型半導体領域Ｐ２、および第２Ｎ型半導体領域Ｎ２は、素子分離領域Ｉで分離され、それぞれ第１から第４活性領域を構成している。第１Ｐ型半導体領域Ｐ１、第１Ｎ型半導体領域Ｎ１、第２Ｐ型半導体領域Ｐ２、および第２Ｎ型半導体領域Ｎ２は、それぞれ半導体基板に形成されたウェルあるいは半導体基板そのものから構成される。
上記の各活性領域上を横切るように第１ゲート電極２０ａ、第２ゲート電極２０ｂ、第３ゲート電極２０ｃ、および第４ゲート電極２０ｄが図示のレイアウトで形成され、さらに各ゲート電極の両側部における各活性領域の表層部分にソースドレイン領域がそれぞれ形成されて、２つのＰＭＯＳトランジスタである第１および第２ロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタである第１ドライブトランジスタＤＴｒ１と第２ドライブトランジスタＤＴｒ２、および２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２がそれぞれ形成されている。
具体的には、第１ゲート電極２０ａが、第１ドライブトランジスタＤＴｒ１と第１ロードトランジスタＬＴｒ１を構成し、第１ゲート電極２０ａは、第２Ｎ型半導体領域Ｎ２の第４活性領域の外周における素子分離領域の第１部分まで延伸されている。
また、第２ゲート電極２０ｂが、第２ドライブトランジスタＤＴｒ２と第２ロードトランジスタＬＴｒ２を構成し、第２ゲート電極２０ｂは、第１Ｎ型半導体領域Ｎ１の第２活性領域の外周における素子分離領域の第２部分まで延伸されている。
第３ゲート電極２０ｃは、第１転送トランジスタＴＴｒ１を構成し、第４ゲート電極２０ｄは、第２転送トランジスタＴＴｒ２を構成する。
ここで、第１ロードトランジスタＬＴｒ１の第１Ｐ型ソースドレインと、素子分離領域の第２部分に延伸された第２ゲート電極２０ｂとが、第１Ｐ型ソースドレインの表面から第２ゲート電極２０ｂの上面に連通して形成された第１共通コンタクトＣ１において第１記憶ノード配線４２ａにより電気的に接続されている。
また、第１ドライブトランジスタＤＴｒ１のドレイン領域（第１転送トランジスタＴＴｒ１のソース領域）と第１ロードトランジスタＬＴｒ１のドレイン領域が、第１共通コンタクトＣ１を含むコンタクトを介して第１記憶ノード配線４２ａにより接続されている。
このように、第１ドライブトランジスタＤＴｒ１のドレイン領域と第１ロードトランジスタＬＴｒ１のドレイン領域を接続する第１記憶ノード配線４２ａが、第１共通コンタクトＣ１において第１ロードトランジスタＬＴｒ１のドレイン領域と第２ゲート電極２０ｂに接続して、第１記憶ノードＮＤが構成されている。
同様に、第２ロードトランジスタＬＴｒ２の第２Ｐ型ソースドレインと、素子分離領域の第１部分に延伸された第１ゲート電極２０ａとが、第２Ｐ型ソースドレインの表面と第１ゲート電極２０ａの上面に連通して形成された第２共通コンタクトＣ２において第２記憶ノード配線４２ｂにより電気的に接続されている。
また、第２ドライブトランジスタＤＴｒ２のドレイン領域（第２転送トランジスタＴＴｒ２のソース領域）と第２ロードトランジスタＬＴｒ２のドレイン領域が、第２共通コンタクトＣ２を含むコンタクトを介して第２記憶ノード配線４２ｂにより接続されている。
このように、第２ドライブトランジスタＤＴｒ２のドレイン領域と第２ロードトランジスタＬＴｒ２のドレイン領域を接続する第２記憶ノード配線４２ｂが、第２共通コンタクトＣ２において第２ロードトランジスタＬＴｒ２のドレイン領域と第１ゲート電極２０ａに接続して、第２記憶ノードＮＤが構成されている。
上記以外のソースドレイン領域は、それぞれコンタクトを介して電源電圧ＶＤ、基準電位、ビット線あるいは反転ビット線に接続されている。
図２は、図１（ｂ）中のＸ−ＸおよびＹ−Ｙにおける断面図である。
シリコン基板１０における第１Ｎ型半導体領域１０ｎと第１Ｐ型半導体領域１０ｐの各活性領域を区分するように、ＳＴＩ型の素子分離絶縁膜１６ａ，１６ｂが形成されている。
上記の第１Ｐ型半導体領域１０ｐの第１活性領域には、第１ドライブトランジスタＤＴｒ１（ＮＴｒ）が形成されている。第１Ｎ型半導体領域１０ｎの第２活性領域には、第１ロードトランジスタＬＴｒ１（ＰＴｒ）が形成されている。第２活性領域の外周における素子分離絶縁膜上には、第１ロードトランジスタＬＴｒ１の第１Ｐ型ソースドレイン２４と第２ゲート電極２０ｂとを接続する第１共通コンタクトＣ１が形成されている。Ｘ−Ｘ断面は、第１ドライブトランジスタＤＴｒ１（ＮＴｒ）を示し、Ｙ−Ｙ断面は、第１ロードトランジスタＬＴｒ１（ＰＴｒ）および第１共通コンタクトＣ１を示している。
まず、第１ドライブトランジスタＤＴｒ１（ＮＴｒ）について記述する。
シリコン基板１０における第１Ｐ型半導体領域１０ｐの第１活性領域上に第１ゲート絶縁膜１９が形成され、第１ゲート絶縁膜１９の上に第１ゲート電極２０ａが積層して形成されている。第１ゲート電極２０ａの表層には高融点シリサイド層３４が形成されている。以下、第１ゲート電極２０ａおよび高融点シリサイド層３４とを第１ゲート電極２０ａ，３４と称することもある。第１ゲート電極２０ａ，３４の両側部における第１ゲート絶縁膜１９上に第１サイドウォール絶縁膜２２ａが形成されている。第１サイドウォール絶縁膜２２ａの両側部における第１Ｐ型半導体領域１０ｐの第１活性領域の表層部に高濃度にＮ型不純物を含有する第１Ｎ型ソースドレイン２６が形成され、第１Ｎ型ソースドレイン２６の表層には高融点シリサイド層３０が形成されている。以下、第１Ｎ型ソースドレイン２６および高融点シリサイド層３０とを第１Ｎ型ソースドレイン２６，３０と称することもある。また、図示は省略されているが、第１サイドウォール絶縁膜２２ａの下部における第１Ｎ型半導体領域Ｎ１の第１活性領域の表層部に、第１Ｎ型ソースドレイン２６，３０に接続して、第１Ｎ型ソースドレイン２６，３０よりも浅く、低濃度にＮ型不純物を含有するエクステンション領域が形成されている。上記のようにして第１ドライブトランジスタＤＴｒ１が形成されている。図示は省略されているが、ＮＭＯＳトランジスタである第２ドライブトランジスタＤＴｒ２と第１および第２転送トランジスタＴＴｒ１，ＴＴｒ２も同様の構成で形成されている。
第１ロードトランジスタＬＴｒ１（ＰＴｒ）について記述する。
シリコン基板１０における第１Ｎ型半導体領域１０ｎの第２活性領域上に第２ゲート絶縁膜１８ａが形成され、第２ゲート絶縁膜１８ａの上面に第１ゲート電極２０ａが積層して形成されている。第１ゲート電極２０ａは、たとえばポリシリコンにより形成され、第１ゲート電極２０ａの表層には高融点シリサイド層３２が形成されている。以下、第１ゲート電極２０ａおよび高融点シリサイド層３２とを第１ゲート電極２０ａ，３２と称することもある。第１ゲート電極２０ａ，３４の両側部における第２ゲート絶縁膜１８ａ上に、第１サイドウォール絶縁膜２２ａが形成されている。第１サイドウォール絶縁膜２２ａの両側部における第１Ｎ型半導体領域１０ｎの第２活性領域の表層部に、高濃度にＰ型不純物を含有する第１Ｐ型ソースドレイン２４が形成され、第１Ｐ型ソースドレイン２４の表層には高融点シリサイド層２８が形成されている。以下、第１Ｐ型ソースドレイン２４および高融点シリサイド層２８とを第１Ｐ型ソースドレイン２４，２８と称することもある。また、図示は省略されているが、第１サイドウォール絶縁膜２２ａの下部における第１Ｎ型半導体領域１０ｎの第２活性領域の表層部に、第１Ｐ型ソースドレイン２４，２８に接続して、第１Ｐ型ソースドレイン２４，２８よりも浅く、低濃度にＰ型不純物を含有するエクステンション領域が形成されている。上記のようにして第１ロードトランジスタＬＴｒ１が形成されている。図示は省略されているが、第２ロードトランジスタＬＴｒ２も同様の構成で形成されている。
第１コンタクトＣ１について記述する。
上記の第１Ｎ型半導体領域１０ｎの第２活性領域の外周における素子分離領域（素子分離絶縁膜）の第２部分１６ａ上に素子分離領域上ゲート絶縁膜１８ｂが形成され、素子分離領域上ゲート絶縁膜１８ｂの上に第２ゲート電極２０ｂが積層して形成されている。第２ゲート電極２０ｂは、たとえばポリシリコンにより形成され、第２ゲート電極２０ｂの表層には高融点シリサイド層３６が形成されている。以下、第２ゲート電極２０ｂおよび高融点シリサイド層３６とを第２ゲート電極２０ｂ，３６と称することもある。第２ゲート電極２０ｂ，３６の両側部における素子分離領域上ゲート絶縁膜１８ｂ上に、第２サイドウォール絶縁膜２２ｂが形成されている。上記のようにして第１コンタクトＣ１が形成されている。図示は省略されているが、第２コンタクトＣ２も同様の構成で形成されている。
第１ロードトランジスタＬＴｒ１（ＰＴｒ）、および第１コンタクトＣ１において、第１ゲート電極２０ａ，３２と、第２ゲート電極２０ｂ，３６および第１Ｐ型ソースドレインの一部とを被覆して応力膜３８が形成され、応力膜３８上に層間絶縁膜４０が形成されている。応力膜３８および層間絶縁膜４０には、第２ゲート電極２０ｂ，３６の上面から第２サイドウォール２２ｂおよび素子分離絶縁膜の第２部分１６ａを介して一方の第１Ｐ型ソースドレイン２４，２８の表面まで連通して開口された共通コンタクトホールＣＨｃが形成され、共通コンタクトホールＣＨｃに第１記憶ノード配線４２ａが埋め込まれている。
第１ドライブトランジスタＤＴｒ１（ＮＴｒ）において、同様に、第１ゲート電極２０ａ，３４および第１Ｎ型ソースドレイン２６，３０の一部を被覆して応力膜３８が形成され、応力膜３８上に層間絶縁膜４０が形成されている。応力膜３８および層間絶縁膜４０には、第１Ｎ型ソースドレイン２６，３０の一部を開口されたコンタクトホールＣＨが形成され、コンタクトホールＣＨに配線４４が埋め込まれている。
応力膜３８は、上記の半導体基板の各活性領域に対してゲート電極の延伸方向に作用する応力を与える応力膜であって、たとえば、窒化シリコン膜などを用いる。窒化シリコン膜は、ゲート電極の延伸方向に引っ張り応力を与えるため、第１ドライブトランジスタＤＴｒ１を含むＮＭＯＳトランジスタは、電流駆動能力を向上することができる。
また、応力膜３８は、上に形成される層間絶縁膜４０と異なるエッチング選択性を有する膜であって、層間絶縁膜４０に共通コンタクトホールＣＨｃやコンタクトホールＣＨを形成する際のエッチングストップレイヤーとしても機能する。そのため、共通コンタクトホールＣＨｃやコンタクトホールＣＨは、応力膜３８と層間絶縁膜４０とを２段階のエッチングで除去することにより形成されている。
第１記憶ノード配線４２ａは、共通コンタクトホールＣＨｃやコンタクトホールＣＨの内壁を被覆するバリアメタルと共通コンタクトホールＣＨｃやコンタクトホールＣＨ内を埋め込む導電層とを含む。
上記の構成において、第１ロードトランジスタＬＴｒ１（ＰＴｒ）における第２ゲート絶縁膜１８ａは、第１ドライブトランジスタＤＴｒ１（ＮＴｒ）における第１ゲート絶縁膜１９よりも厚く形成されている。また、後述のように、第１ロードトランジスタＬＴｒ１（ＰＴｒ）における第２ゲート絶縁膜１８ａを形成する際に、第２活性領域の外周における素子分離絶縁膜の第２部分１６ａは、その上面がわずかではあるがさらに酸化され、薄い酸化膜を形成しているので、第１活性領域の外周における素子分離絶縁膜１６ｂと比べて高くなっている。
これにより、素子分離絶縁膜の第２部分１６ａは、表層における端部に落ち込み部が形成されにくくなり、また、仮に素子分離絶縁膜の高さにばらつきがあっても低減されて、第２部分が素子分離絶縁膜の他の部分より極端に低くなることはない。そのため、共通コンタクトホールＣＨｃに埋め込まれる第１記憶ノード配線４２ａと第１Ｎ型半導体領域１０ｎの第２活性領域との間にリーク電流を生じることが抑制される。
第１ロードトランジスタＬＴｒ１（ＰＴｒ）の第２ゲート絶縁膜１８ａを厚くしても、共通コンタクト構造に対する第1ロードトランジスタＬＴｒ１の性能には影響しない。
さらに、活性領域に引っ張り応力を与える応力膜により、ＮＴｒは電流駆動能力が向上する。ＮＴｒとＰＴｒに共通の応力膜の場合、ＰＴｒに引っ張り応力は好ましくないが、上記と同様に、共通コンタクト構造に対する第1ロードトランジスタＬＴｒ１の性能には影響しない。
このように、本実施形態の半導体記憶装置であるＳＲＡＭは、ＰＴｒ形成領域に、ＮＴｒ形成領域よりも厚く形成されたゲート絶縁膜を有し、さらに活性領域に応力を与える応力膜を有するので、ＮＴｒの電流駆動能力を向上させた状態で、共通コンタクト部を形成する素子分離絶縁膜の端部の落ち込みや高さのばらつきを抑制して、共通コンタクト部におけるエッチングマージンを広げてリーク電流を防止することができる。
次に、本実施形態にかかる半導体記憶装置（ＳＲＡＭ）の製造方法について図面を参照して記述する。
図３から図９は、本実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。
図３（ａ）に示すように、たとえば、第１ロードトランジスタＬＴｒ１形成領域（以降、ＰＴｒ形成領域とも称する）ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、および第１ドライブトランジスタＤＴｒ１形成領域（以降、ＮＴｒ形成領域とも称する）ＲＮＴｒを含むシリコン基板１０上に、たとえば、熱酸化法によって酸化膜（ＳｉＯ２膜）１２を５ｎｍ程度形成し、その上に化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法などによりシリコン窒化膜１４を１３０ｎｍ程度形成する。
シリコン基板１０は、たとえば、予めＰ型あるいはＮ型の導電性不純物がドープされた基板であっても良い。
図３（ｂ）に示すように、たとえば、第１コンタクトＣ１形成領域ＲＣ１とＮＴｒ形成領域ＲＮＴｒにおいて、ＡｒＦ光源を用いたリソグラフィーを行って、シリコン基板１０における活性領域の形成領域以外の領域の窒化膜１４をパターニングし、続いて酸化膜１２をパターニングする。パターニングされた窒化膜１４および酸化膜１２をマスクにシリコン基板１０の素子分離領域に３００ｎｍ程度の深さの素子分離用溝１０ｔを形成する。
図４（ａ）に示すように、たとえば、第１コンタクトＣ１形成領域ＲＣ１とＮＴｒ形成領域ＲＮＴｒにおいて、形成された素子分離用溝１０ｔに、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ：ＨＤＰ）法によりシリコン酸化膜をそれぞれ埋め込んで、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法によりシリコン酸化膜の表面を平坦化する。
図４（ｂ）に示すように、第１コンタクトＣ１形成領域ＲＣ１とＮＴｒ形成領域ＲＮＴｒにおいて、窒化膜１４および酸化膜１２をウェットエッチングで除去することにより、ＳＴＩ型の素子分離絶縁膜１６を形成する。
図５（ａ）に示すように、たとえば、シリコン基板１０にイオン注入を行い、半導体領域を形成する。具体的には、ＮＴｒ形成領域ＲＮＴｒにおいて、シリコン基板１０の素子分離絶縁膜１６で区分された領域に、たとえば、ボロンを２３０ｋｅＶ、２．５×１０１３ａｔｏｍｓ／ｃｍ２および１５ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、第１Ｐ型半導体領域１０ｐを形成する。マスクを除去した後、ＰＴｒ形成領域ＲＰＴｒにおいて、素子分離絶縁膜１６で区分された領域に、たとえば、リンを２３０ｋｅＶ、１．２×１０１３ａｔｏｍｓ／ｃｍ２および８０ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、第１Ｎ型半導体領域１０ｎを形成する。なお、イオン注入を行わない領域は、たとえば、マスクを形成して保護されている。また、予め一方の導電性不純物がドープされた半導体基板を用いた場合には、他方の半導体領域のみを形成しても良い。
図５（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒとにおいて、各半導体領域が形成されたシリコン基板を熱酸化処理して、その表面にゲート絶縁膜１８を５ｎｍ程度成膜する。
図６（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１において、リソグラフィー工程によりレジストマスクＲＭを形成する。ＮＴｒ形成領域ＲＮＴｒにおいて、フッ酸により、露出されたゲート絶縁膜１８を含んで酸化膜１０ｎｍに相当する厚さ程度除去する。このフッ酸によるエッチングはウェットエッチングであるが、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１は、レジストマスクＲＭで被覆されているため、影響を受けない。その後、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１において、レジストマスクＲＭを除去する。
図６（ｂ）に示すように、たとえば、およびＮＴｒ形成領域ＲＮＴｒにおいて、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法により、シリコン基板１０の表面にゲート絶縁膜１９を１ｎｍ程度成膜する。なお、図６（ｂ）では、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１における積層されたゲート酸化膜１８，１９をあわせてゲート酸化膜１８と記載している。続けて、窒素面密度５×１０１４ａｔｏｍｓ／ｃｍ２の条件下において、プラズマ法により３秒程度ゲート絶縁膜１８，１９を窒化し、微量酸素添加の窒素雰囲気下において１０５０℃、５０秒のポストアニールを行い、窒化を安定させる。これにより、ＰＴｒ形成領域ＲＰＴｒとＮＴｒ形成領域ＲＮＴｒにおいて、ＰＴｒ形成領域ＲＰＴｒに膜厚の厚いゲート絶縁膜が形成される。また、ゲート絶縁膜１８，１９を形成する際の熱酸化により、第２活性領域の外周における素子分離絶縁膜の第２部分１６ａは、その表層がわずかに酸化され、素子分離絶縁膜の他の部分１６ｂよりも表面の高さがわずかに高くなる。
図７（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、ＣＶＤ法により、ゲート絶縁膜１８，１９上にポリシリコン層２０を１００ｎｍ程度成膜する。
図７（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１と、ＮＴｒ形成領域ＲＮＴｒとにおいて、ＡｒＦ光源を用いたリソグラフィー工程によりマスクを形成し、そのマスクを用いてポリシリコン層２０をそれぞれパターニングして、各Ｎチャネルトランジスタと各Ｐチャネルトランジスタを構成し素子分離絶縁膜の第1部分（図示省略）および第２部分１６ａまでそれぞれ延伸された第１および第２ゲート電極２０ａ，２０ｂを形成する。なお、図示は省略されているが、図１（ｂ）における第３および第４ゲート電極２０ｃ，２０ｄも同時に形成される。
次に、たとえば、ＰＴｒ形成領域ＲＰＴｒにおいて、第１ゲート電極２０ａをマスクとして、第１Ｎ型半導体領域１０ｎにおける第２活性領域の表層部分にＰ型の導電性不純物をイオン注入することで、不図示のエクステンション領域を形成する。また、たとえば、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２０ａをマスクとして、第１Ｐ型半導体領域１０ｐにおける第１活性領域の表層部分にＮ型の導電性不純物をイオン注入することで、不図示のエクステンション領域を形成する。
図８（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、ＣＶＤ法により酸化シリコン膜を７０ｎｍ程度堆積し、全面にエッチバックして、第１および第２ゲート電極２０ａ，２０ｂの両側部に第１および第２サイドウォール絶縁膜２２ａ，２２ｂを形成する。このとき、ゲート絶縁膜１８，１９も各サイドウォールをマスクにエッチバックされ、第１活性領域上に第１ゲート絶縁膜１９が、第２活性領域上に第２ゲート絶縁膜１８ａが、素子分離絶縁膜の第２部分１６ａ上に素子分離領域上ゲート絶縁膜１８ｂが形成される。
図８（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒにおいて、第１ゲート電極２０ａおよび第１サイドウォール絶縁膜２２ａをマスクとして、第１サイドウォール絶縁膜２２ａの両側部における第１Ｎ型半導体領域１０ｎの第２活性領域に、たとえば、ボロンを２．５ｋｅＶ、５×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、第１Ｐ型ソースドレイン２４を形成する。このとき、ＰＴｒ形成領域ＲＰＴｒにおける第１ゲート電極２０ａの表層にもボロンが注入されてもよい。また、隣接する素子分離絶縁膜の第２部分１６ａにおける第２ゲート電極２０ｂの表層にも不純物が導入されていても良い。
また、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２０ａおよび第１サイドウォール絶縁膜２２ａをマスクとして、第１サイドウォール絶縁膜２２ａの両側部における第１Ｐ型半導体領域１０ｐの第１活性領域に、たとえば、砒素を２０ｋｅＶ、３×１０１５ａｔｏｍｓ／ｃｍ２およびリンを１０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、第１Ｎ型ソースドレイン２６を形成する。このとき、ＰＴｒ形成領域ＲＰＴｒと同様に、ＮＴｒ形成領域ＲＮＴｒにおける第１ゲート電極２０ａの表層にも砒素およびリンが注入されてもよい。
図９（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒとにおいて、１０５０℃、０秒の昇温レートおよび降温レートで、急峻なスパイクＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行い、各領域に導入された不純物を活性化する。その後、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、スパッタによりニッケルを１２ｎｍ程度成膜し、５００℃程度に加熱してソースドレイン領域２４，２６およびゲート電極２０ａ，２０ｂのポリシリコンとシリサイド化させ、シリサイド層２８，３０，３２，３４，３６を形成する。
図９（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、第１および第２ゲート電極２０ａ，２０ｂを被覆して全面にＣＶＤ法により窒化シリコン膜を６０ｎｍ程度成膜し、コンタクトエッチングストップレイヤーとしても機能する応力膜３８を形成する。応力膜としては、上記の半導体基板の活性領域に対してゲート電極の延伸方向に作用する応力を有する膜であり、たとえば、窒化シリコン膜が用いられる。
図１０に示すように、たとえば、第１コンタクトＣ１形成領域ＲＣ１およびＮＴｒ形成領域ＲＮＴｒにおいて、応力膜３８を被覆して、たとえば、ＨＤＰ法により酸化シリコンを４５０ｎｍ程度堆積させ、ＣＭＰ法で平坦化し、層間絶縁膜４０を形成する。次に、第１コンタクトＣ１形成領域ＲＣ１において、ＡｒＦ光源を用いたリソグラフィー工程およびエッチング加工により、露出した層間絶縁膜４０および応力膜３８を除去し、第２ゲート電極２０ｂ，３６の上面から第１Ｐ型ソースドレイン２４，２８の表面まで連通して開口する共通コンタクトホールＣＨｃを形成する。同様に、ＮＴｒ形成領域ＲＮＴｒにおいて、第１Ｎ型ソースドレイン２６，３０を露出するコンタクトホールＣＨを形成する。応力膜３８は、上記のように層間絶縁膜４０のエッチングストップレイヤーともなるので、２段階のエッチングを行う。
続いて、各コンタクトホールＣＨ，ＣＨｃを被覆するようにバリアメタルとしてのタングステン層が形成され、さらに、窒化チタンが埋め込まれ、第１記憶ノード配線４２ａおよび配線４４が形成される。これにより、共通コンタクトホールＣＨにおいて第２ゲート電極２０ｂ，３４と第１Ｐ型ソースドレイン２６，３０が第１記憶ノード配線４２ａにより電気的に接続され、図２に示す半導体記憶装置が製造される。
上記のようにＰＴｒ形成領域ＲＰＴｒのゲート絶縁膜を厚く形成すると同時にＰＴｒが形成される活性領域の外周における素子分離絶縁膜を第２部分１６ａ（具体的には、共通コンタクト構造が形成される部分）において他の部分より厚く形成することができる。そのため、素子分離絶縁膜が高さがばらついていても、共通コンタクト構造が形成される第２部分において他の部分より極端に低くなることはない。また、素子分離絶縁膜の表面における端部の落ち込み部分の形成が抑制される。
また、上記のような異なる膜厚のゲート絶縁膜を形成するための複数回の熱酸化処理は、ロジック回路や入出力回路など、ＳＲＡＭの周辺回路において異なる厚さのゲート酸化膜を作り分ける工程と同時に行うことができるので、新たなプロセスを追加しなくてよい。このときに、薄い膜厚のゲート酸化膜が必要な領域においては、前の工程で形成された酸化膜がウェットエッチングで除去される。本実施形態のようにＳＲＡＭ領域におけるゲート絶縁膜の厚さを作り分けてＰＴｒのゲート絶縁膜を厚く形成することにより、ＰＴｒ形成領域の活性領域を外周する素子分離絶縁膜の第２部分は、他の領域のゲート絶縁膜をウェットエッチングする際にレジストマスクで被覆されているので、変形や落ち込み部の発生が抑制される。
上記の本実施形態にかかる半導体記憶装置の製造方法によれば、ＰＴｒ形成領域において、ゲート絶縁膜をＮＴｒ形成領域よりも厚く形成し、少なくともゲート電極を被覆して活性領域に応力を与える応力膜を形成しているので、ＮＴｒの電流駆動能力を向上させた状態で、共通コンタクト構造が形成される素子分離絶縁膜の端部の落ち込みや高さのばらつきを抑制して、応力膜に対するエッチングマージンを広げてリーク電流を防止することができる。
第２実施形態
図１１は、本実施形態にかかる半導体記憶装置の断面図である。本実施形態にかかる半導体記憶装置は、実質的に第１実施形態と同様であるが、第１コンタクトＣ１領域における素子分離絶縁膜の第２部分１６ｃの組成を素子分離絶縁膜の他の部分と変えた点が異なる。
第１コンタクト領域における素子分離絶縁膜（素子分離領域の第２部分）は、シリコン酸化膜にたとえば窒素が注入されて形成されており、他の領域における素子分離絶縁膜はシリコン酸化膜で形成されている。
本実施形態にかかる半導体記憶装置は、第２活性領域を外周する素子分離絶縁膜の第２部分１６ｃにおいて、たとえば窒素が注入されて、素子分離絶縁膜の他の部分と異なる組成を有する。これにより、コンタクト構造が形成される素子分離絶縁膜の第２部分１６ｃは、素子分離絶縁膜の他の部分と異なるエッチングレートを有するので、端部の落ち込みや膜減りによる高さのばらつきを抑制して、エッチングマージンが広がり、リーク電流を防止することができる。
図１２から図１６は、図１１に示す半導体記憶装置の製造工程を順次示す概略断面図である。
図１２（ａ）に示すように、たとえば、第１コンタクトＣ１形成領域ＲＣ１、ＰＴｒ形成領域ＲＰＴｒ、およびＮＴｒ形成領域ＲＮＴｒにおいて、第１実施形態における図３（ａ）から図４（ａ）と同様の工程で素子分離絶縁膜１６を形成する。
ここで、素子分離絶縁膜１６について、第２活性領域を外周する素子分離絶縁膜の第２部分１６ａと、第１活性領域の外周における素子分離絶縁膜１６ｂとに分けて示す。
さらに、たとえば、第１コンタクトＣ１形成領域ＲＣ１、ＰＴｒ形成領域ＲＰＴｒ、およびＮＴｒ形成領域ＲＮＴｒにおいて、９００℃程度の熱酸化により、８ｎｍ程度の膜厚の犠牲酸化膜ＳＣを前面に形成する。
次に、図１２（ｂ）に示すように、ＮＴｒ形成領域ＲＮＴｒにおいて、レジストマスクＲＭで窒化膜１４を被覆して、第１コンタクトＣ１形成領域において、第２活性領域を外周する素子分離絶縁膜の第２部分１６ａに、１×１０１５ａｔｏｍｓ／ｃｍ２程度窒素を注入する。このとき、窒素注入は犠牲酸化膜ＳＣを通して行われる。また、ＰＴｒ形成領域ＲＰＴｒの窒化膜１４にも窒素が注入されるが、窒化膜１４はシリコン酸化膜で形成された素子分離絶縁膜に比べて窒化されない。その結果、素子分離絶縁膜の他の部分と異なる組成を有する第２部分１６ｃが形成される。
次に、図１３（ａ）に示すように、たとえば、レジストマスクＲＭを除去し、ウェットエッチングにより犠牲酸化膜ＳＣを除去する。
上記の犠牲酸化膜ＳＣのウェットエッチングの際に、素子分離絶縁膜の第２部分１６ｃにおいては、窒素が注入されていることにより酸化シリコンに対する選択比が大きくとれるようになり、犠牲酸化膜ＳＣのウェットエッチングに対する耐性が確保でき、膜減りが低減できる。
以降の工程は第１実施形態と同様であるので、簡単に記述する。
図１３（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、窒化膜１４および酸化膜１２をウェットエッチングで除去することにより、ＳＴＩ型の素子分離絶縁膜１６ｂ，１６ｃを形成する。以下、素子分離絶縁膜１６ｂ，１６ｃをあわせて素子分離絶縁膜１６と称することもある。
図１４（ａ）に示すように、たとえば、ＮＴｒ形成領域ＲＮＴｒにおいて、第１活性領域に、たとえば、ボロンを２３０ｋｅＶ、２．５×１０１３ａｔｏｍｓ／ｃｍ２および１５ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、第１Ｐ型半導体領域１０ｐを形成する。マスクを除去した後、ＰＴｒ形成領域ＲＰＴｒにおいて、第２活性領域に、たとえば、リンを２３０ｋｅＶ、１．２×１０１３ａｔｏｍｓ／ｃｍ２および８０ｋｅＶ、１．４×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、第１Ｎ型半導体領域１０ｎを形成する。なお、イオン注入を行わない領域は、たとえば、マスクを形成して保護されている。
図１４（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、各半導体領域が形成されたシリコン基板を熱酸化処理して、その表面にゲート絶縁膜１８を５ｎｍ程度成膜する。ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１をレジストマスクＲＭで被覆して、ＮＴｒ形成領域ＲＮＴｒにおいて、フッ酸により、露出されたゲート絶縁膜１８を含んで酸化膜１０ｎｍに相当する厚さ程度除去する。その後、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１において、レジストマスクＲＭを除去する。
図１５（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、ＲＴＯ法により、シリコン基板１０の表面にゲート絶縁膜１９を１ｎｍ程度成膜する。続けて、窒素面密度５×１０１４ａｔｏｍｓ／ｃｍ２の条件下において、プラズマ法により３秒程度ゲート酸化膜１８，１９を窒化し、微量酸素添加の窒素雰囲気下において１０５０℃、５０秒のポストアニールを行い、窒化を安定させる。これにより、ＰＴｒ形成領域ＲＰＴｒおよびＮＴｒ形成領域ＲＮＴｒにおいて、膜厚の異なるゲート絶縁膜が形成される。
図１５（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、ゲート絶縁膜１８，１９上に第１ポリシリコン層２０を１００ｎｍ程度成膜し、リソグラフィー工程によりポリシリコン上に形成されたマスクを用いて、ポリシリコン層２０をそれぞれパターニングして、第１および第２ゲート電極２０ａ，２０ｂを形成する。
次に、たとえば、ＰＴｒ形成領域ＲＰＴｒにおいて、第１ゲート電極２０ａをマスクとして、不図示のエクステンション領域を形成し、同様に、ＮＴｒ形成領域ＲＮＴｒにおいて、不図示のエクステンション領域を形成する。
図１６（ａ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、第１および第２ゲート電極２０ａ，２０ｂの両側部に第１および第２サイドウォール絶縁膜２２ａ，２２ｂを形成する。ＰＴｒ形成領域ＲＰＴｒにおいて、第１ゲート電極２０ａおよび第１サイドウォール絶縁膜２２ａをマスクとして、第１サイドウォール絶縁膜２２ａの両側部における第２活性領域に、第１Ｐ型ソースドレイン２４を形成する。同様に、ＮＴｒ形成領域ＲＮＴｒにおいて、第１ゲート電極２０ａおよび第１サイドウォール絶縁膜２２ａをマスクとして、第１サイドウォール絶縁膜２２ａの両側部における第１活性領域に、第１Ｎ型ソースドレイン２６を形成する。
図１６（ｂ）に示すように、たとえば、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、急峻なスパイクＲＴＡを行い、各領域に導入された不純物を活性化する。その後、ＰＴｒ形成領域ＲＰＴｒおよび第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、スパッタによりニッケルを１２ｎｍ程度成膜し、５００℃程度に加熱して、シリサイド層２８，３０，３２，３４，３６を形成する。ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、第１および第２ゲート電極２０ａ，２０ｂを被覆して全面に窒化シリコン膜を６０ｎｍ程度成膜し、コンタクトエッチングストップレイヤーとしても機能する応力膜３８を形成する。
続く工程は、ＰＴｒ形成領域ＲＰＴｒ、第１コンタクトＣ１形成領域ＲＣ１、およびＮＴｒ形成領域ＲＮＴｒにおいて、応力膜３８を被覆して、酸化シリコンを４５０ｎｍ程度堆積させ、ＣＭＰ法で平坦化し、層間絶縁膜４０を形成する。次に、第１コンタクトＣ１形成領域ＲＣ１において、リソグラフィー工程によりマスクを形成し、露出した層間絶縁膜４０および応力膜３８をそれぞれエッチングにより除去し、第２ゲート電極２０ｂ，３６の上面から第１Ｐ型ソースドレイン２４，２８の表面まで連通して開口する共通コンタクトホールＣＨｃを形成する。同様に、ＮＴｒ形成領域ＲＮＴｒにおいて、第１Ｎ型ソースドレイン２６，３０を露出するコンタクトホールＣＨを形成する。各コンタクトホールＣＨ，ＣＨｃを被覆するようにバリアメタルとしてタングステンが形成され、さらに、窒化チタンが埋め込まれ、第１記憶ノード配線４２ａおよび配線４４がそれぞれ形成される。これにより、共通コンタクトホールＣＨｃにおいて第２ゲート電極２０ｂ，３４と第１Ｐ型ソースドレイン２６，３０が第１記憶ノード配線４２ａにより電気的に接続され、図１１に示す半導体記憶装置を形成する。
上記のようにＰＴｒが形成される第２活性領域の外周における素子分離絶縁膜を、少なくとも表層において、第２部分が他の部分と異なる組成で形成する。その結果、素子分離絶縁膜の第２部分１６ｃは、他の部分と異なるエッチングレートを有する。そのため、上記のように活性領域上のゲート絶縁膜の厚さを作り分ける際に、必要に応じて第２部分上を含む素子分離絶縁膜に対してウェットエッチングを行っても、第２部分はエッチングされにくく、端部の落ち込みや膜減りを抑制することができる。その結果、共通コンタクト構造を形成する際のエッチングを深くまで掘り下げる必要がなくなり、エッチング時間を短くし、エッチングマージンを広げることができる。なお、素子分離絶縁膜の第２部分１６ｃへの窒素注入は、共通コンタクト構造に対する第１ロードトランジスタの性能にはほとんど影響しない。
本実施形態にかかる半導体記憶装置の製造方法によれば、ＰＴｒが形成される第２活性領域の外周における素子分離絶縁膜の第２部分は、他の部分と異なるエッチングレートを有するので、第２部分はエッチングされにくくなり、素子分離絶縁膜の端部の落ち込みや高さのばらつきを抑制することができる。その結果、応力膜に対するエッチングマージンが広がって、リーク電流を防止することができる。
第３実施形態
図１７は、本実施形態にかかる半導体記憶装置の断面図である。本実施形態にかかる半導体記憶装置は、実質的に第２実施形態と同様であるが、ＰＴｒ形成領域ＲＰＴｒにおける第２ゲート絶縁膜１８ｃが、ＮＴｒ形成領域ＲＮＴｒにおける第１ゲート絶縁膜１９と同一の工程で、ほぼ同じ厚さに形成されていることが異なる。
共通コンタクト部分が形成された、第２活性領域の外周における素子分離絶縁膜の第２部分１６ｃは、たとえば窒素が注入されて素子分離絶縁膜の他の部分と異なる組成を有する。
本実施形態にかかる半導体記憶装置は、素子分離絶縁膜の第２部分１６ｃは、素子分離絶縁膜の他の部分と異なる組成を有するので、異なるエッチングレートを有する。そのため、ウェットエッチングを行っても第２部分はエッチングされにくく、共通コンタクト構造が形成される素子分離絶縁膜の端部の落ち込みや膜減りを抑制することができる。その結果、共通コンタクトホールＣＨを形成する際のエッチングマージンが広がり、リーク電流を防止することができる。
本発明は、上記の実施形態に限定されず、本発明の観点を逸脱しない範囲で種々の変形が可能である。
たとえば、各トランジスタに求められる性能に影響しない条件で、素子分離絶縁膜の全体に不純物を導入しても良い。
また、不純物の導入だけでなく、たとえば、素子分離用溝の一部に他の組成の材料を埋め込むなど他の方法により異なる組成の素子分離絶縁膜を形成しても良い。
図１（ａ）は、本発明の一実施形態にかかる半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路であり、図１（ｂ）は、本発明の一実施形態にかかるＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。 図２は、図１（ｂ）中のＸ−ＸおよびＹ−Ｙにおける断面図である。 図３（ａ）および図３（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図４（ａ）および図４（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図５（ａ）および図５（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図６（ａ）および図６（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図７（ａ）および図７（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図８（ａ）および図８（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図９（ａ）および図９（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示した概略断面図である。 図１０は、本発明の一実施形態にかかる半導体記憶装置の製造工程を示した概略断面図である。 図１１は、本発明の一実施形態にかかる半導体記憶装置の断面図である。 図１２（ａ）および図１２（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。 図１３（ａ）および図１３（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。 図１４（ａ）および図１４（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。 図１５（ａ）および図１５（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。 図１６（ａ）および図１６（ｂ）は、本発明の一実施形態にかかる半導体記憶装置の製造工程を順次示す概略断面図である。 図１７は、本発明の一実施形態にかかる半導体記憶装置の断面図である。
符号の説明
１０…シリコン基板、１０ｎ…第１Ｎ型半導体領域、１０ｐ…第１Ｐ型半導体領域、１０ｔ…素子分離用溝、１２…酸化膜、１４…窒化膜、１６，１６ａ，１６ｂ，１６ｃ…素子分離絶縁膜、１８ａ，１８ｃ…第２ゲート絶縁膜、１８ｂ，１８ｄ…素子分離領域上ゲート絶縁膜、１９…第１ゲート絶縁膜、２０…ポリシリコン層、２０ａ…第１ゲート電極、２０ｂ…第２ゲート電極、２０ｃ…第３ゲート電極、２０ｄ…第４ゲート電極、２２ａ…第１サイドウォール絶縁膜、２２ｂ…第２サイドウォール絶縁膜、２４…第１Ｐ型ソースドレイン、２６…第１Ｎ型ソースドレイン、２８，３０，３２，３４，３６…高融点シリサイド層、３８…応力膜、４０…層間絶縁膜、４２ａ…第１記憶ノード配線、４２ｂ…第２記憶ノード配線、４４…配線層、ＣＨｃ…共通コンタクトホール、ＣＨ…コンタクトホール、Ｃ１…第１共通コンタクト、Ｃ２…第２共通コンタクト、Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、Ｉ…素子分離領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライブトランジスタ、ＤＴｒ２…第２ドライブトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、ＮＤ…第１記憶ノード、ＮＤ…第２記憶ノード、ＷＬ…ワード線、ＢＬ…ビット線、ＢＬ…反転ビット線、ＳＣ…犠牲酸化膜。

Claims (13)

  1. 素子分離領域により分離された第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１活性領域上に第１ゲート絶縁膜を介し、前記第２活性領域上に第２ゲート絶縁膜を介して形成され、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸して前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第３活性領域上に第３ゲート絶縁膜を介し、前記第４活性領域上に第４ゲート絶縁膜を介して形成され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸して前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置であって、
    前記第２ゲート絶縁膜および前記第４ゲート絶縁膜は、前記第１ゲート絶縁膜および前記第３ゲート絶縁膜よりも厚く、
    前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜が形成されている
    半導体記憶装置。
  2. 前記素子分離領域の前記第1部分および前記第２部分は、少なくとも表層において前記素子分離領域の他の部分と異なる組成を有する
    請求項１に記載の半導体記憶装置。
  3. 前記第１ゲート電極と前記第２Ｐ型ソースドレインは、前記素子分離領域の第１部分に形成された前記第１ゲート電極の上面から前記第２Ｐ型ソースドレインの表面まで連通して開口する第１共通コンタクトホールに埋め込まれた第１導電層により接続され、
    前記第２ゲート電極と前記第１Ｐ型ソースドレインは、前記素子分離領域の第２部分に形成された前記第２ゲート電極の上面から前記第１Ｐ型ソースドレインの表面まで連通して開口する第２共通コンタクトホールに埋め込まれた第２導電層により接続されている
    請求項１に記載の半導体記憶装置。
  4. 素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第４活性領域の外周における素子分離領域の第１部分まで延伸して前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第２活性領域の外周における素子分離領域の第２部分まで延伸して前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置であって、
    前記素子分離領域において、前記第1部分および前記第２部分は、少なくとも表層が他の部分と異なる組成を有し、
    前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜が形成されている
    半導体記憶装置。
  5. 前記第１ゲート電極と前記第２Ｐ型ソースドレインは、前記素子分離領域の第１部分に形成された前記第１ゲート電極の上面から前記第２Ｐ型ソースドレインの表面まで連通して開口する第１共通コンタクトホールに埋め込まれた第１導電層により接続され、
    前記第２ゲート電極と前記第１Ｐ型ソースドレインは、前記素子分離領域の第２部分に形成された前記第２ゲート電極の上面から前記第１Ｐ型ソースドレインの表面まで連通して開口する第２共通コンタクトホールに埋め込まれた第２導電層により接続されている
    請求項４に記載の半導体記憶装置。
  6. 素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第２記憶ノードである前記第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続されているメモリセルが複数個集積された半導体記憶装置の製造方法であって、
    前記第１活性領域上に第１ゲート絶縁膜を、前記第２活性領域上に第２ゲート絶縁膜を、前記第３活性領域上に第３ゲート絶縁膜を、および前記第４活性領域上に第４ゲート絶縁膜を、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜を前記第１ゲート絶縁膜および前記第３ゲート絶縁膜よりも厚く形成する工程と、
    前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する工程と、
    前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する工程と、
    前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する工程と、
    前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する工程と
    を有する半導体記憶装置の製造方法。
  7. 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、前記第４ゲート絶縁膜をそれぞれ形成する工程において、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜は、前記第２活性領域および前記第４活性領域に対する複数の成膜工程により形成され、前記第１ゲート絶縁膜および前記第３ゲート絶縁膜は前記第１活性領域および前記第３活性領域に対する１回の成膜工程により形成される
    請求項６に記載の半導体記憶装置の製造方法。
  8. 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、前記第４ゲート絶縁膜をそれぞれ形成する工程において、前記成膜工程は、熱酸化工程である
    請求項７に記載の半導体記憶装置の製造方法。
  9. 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、前記第４ゲート絶縁膜をそれぞれ形成する工程において、各前記活性領域に対して成膜工程を施して薄膜ゲート絶縁膜を形成し、前記第１活性領域および前記第３活性領域に形成された前記薄膜ゲート絶縁膜を除去した後に、各前記活性領域に対してさらに成膜工程を施して前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、前記第４ゲート絶縁膜をそれぞれ形成する
    請求項７に記載の半導体記憶装置の製造方法。
  10. 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第３ゲート絶縁膜、前記第４ゲート絶縁膜をそれぞれ形成する工程の前に、前記第１部分および前記第２部分に、少なくとも表層において他の部分と異なる組成を有する前記素子分離領域を形成する工程と
    を有する請求項６に記載の半導体記憶装置の製造方法。
  11. 前記第１部分および前記第２部分に、少なくとも表層において他の部分と異なる組成を有する前記素子分離領域を形成する工程において、前記素子分離領域の第１部分および前記第２部分に不純物を導入する
    請求項１０に記載の半導体記憶装置の製造方法。
  12. 素子分離領域により分離されて第１活性領域、第２活性領域、第３活性領域、および第４活性領域が構成された半導体基板を含み、前記第１活性領域および前記第２活性領域にそれぞれ形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記第３活性領域および前記第４活性領域にそれぞれ形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有し、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極が、前記第２記憶ノードである前記第２Ｐチャネルトランジスタの第２Ｐ型ソースドレインに接続され、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極が、前記第１記憶ノードである前記第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインに接続されているメモリセルが複数個集積された半導体記憶装置製造方法であって、
    前記第４活性領域の外周における第１部分および前記第２活性領域の外周における第２部分が、少なくとも表層において他の部分と異なる組成を有する前記素子分離領域を形成する工程と、
    前記第１活性領域、前記第２活性領域、前記第３活性領域、および前記第４活性領域上に、第１ゲート絶縁膜、第２ゲート絶縁膜、第３ゲート絶縁膜、第４ゲート絶縁膜をそれぞれ形成する工程と、
    前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に、前記第４活性領域の外周における前記素子分離領域の第１部分まで延伸する前記第１ゲート電極を形成し、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜上に、前記第２活性領域の外周における前記素子分離領域の第２部分まで延伸する前記第２ゲート電極をそれぞれ形成する工程と、
    前記第1ゲート電極および前記第２ゲート電極の両側部における前記第１活性領域および前記第３活性領域の表層に、第１Ｎ型ソースドレインおよび第２Ｎ型ソースドレインをそれぞれ形成する工程と、
    前記第１ゲート電極および前記第２ゲート電極の両側部における前記第２活性領域および前記第４活性領域の表層に、前記第１Ｐ型ソースドレインおよび前記第２Ｐ型ソースドレインをそれぞれ形成する工程と、
    前記第１Ｎチャネルトランジスタ、前記第２Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、および前記第２Ｐチャネルトランジスタを被覆して、各前記活性領域に対して応力を与える応力膜を形成する工程と
    を有する半導体記憶装置の製造方法。
  13. 前記第１部分および前記第２部分が、少なくとも表層において他の部分と異なる組成を有する前記素子分離領域を形成する工程において、前記素子分離領域の第１部分および前記第２部分に不純物を導入する
    請求項１２に記載の半導体記憶装置の製造方法。
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