JP4546371B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関するものである。

近年、半導体装置分野において急速な微細化による高速化および低消費電力化が進んでいる。そのため、トランジスタ能力向上が急務となっているが、微細化だけでは能力の向上が図れない状況になってきている。そこで、ＭＩＳトランジスタのチャネル領域にストレスを与えるなどの新規技術で能力向上を実現するケースが増加している。

例えば、図１３に示すように、Ｎチャネル型ＭＩＳトランジスタ１０１を引っ張り応力の発生するＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）膜１０３で覆い、Ｐチャネル型ＭＩＳトランジスタ１０２を圧縮応力の発生するプラズマＣＶＤ膜１０４で覆うことにより、各ＭＩＳトランジスタの能力を向上する方法が提案されている（例えば特許文献１参照）。
特開２００３−２７３２４０号公報

しかしながら、上述の方法では次のような不具合が生じてしまう。

ＳＲＡＭ部では、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタが密に形成されるため、これらのトランジスタの上に応力方向の異なる別々の膜を形成することは困難である。そのため、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの上を、応力を有する一種類の応力含有絶縁膜でカバーすると、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとの能力の差が大きくなってしまう。すなわち、一種類の応力含有絶縁膜によって、一方のＭＩＳトランジスタの能力は向上するが、他方のＭＩＳトランジスタの能力は低下してしまう。

また、ＳＲＡＭ部において、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを応力方向の異なる別々の膜で覆うことが可能であるとしても、全体に応力を有する絶縁膜を形成した後に、どちらかのＭＩＳトランジスタの上に位置する部分を除去する際に、ゲート配線の側壁上に形成されたサイドウォールがエッチングされて後退したり、素子分離領域の一部がエッチングされてしまう。そのため、ソース・ドレイン領域からゲート配線に跨るシェアードコンタクトを形成すると、ソース・ドレイン領域と基板との間の接合リークが増大したり、短絡するおそれが生じる。

そこで、本発明は、応力を有する絶縁膜が形成された構成で、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの能力のバランスを保つことができる半導体装置およびその製造方法を提供することを目的とする。

また、ロジック領域においてＮチャネル型ＭＩＳトランジスタ及びＰチャネル型ＭＩＳトランジスタの両方の能力を向上させると共に、ＳＲＡＭ領域において、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの能力のバランスを保ちつつ、かつ、シェアードコンタクトを形成した場合にも、リーク電流の発生を抑制することも目的とする。

本発明における第１の半導体装置は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有する第１導電型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有する第２導電型の第２のＭＩＳトランジスタと、前記半導体層からなる第３の活性領域の上方に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有する第１導電型の第３のＭＩＳトランジスタと、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、第１の応力を有する第１の絶縁膜と、前記第３のゲート電極および前記第３の活性領域を覆う、第２の応力を有する第２の絶縁膜と、前記第１の絶縁膜及び前記第２の絶縁膜の上方に形成された層間絶縁膜とを備え、前記第１の応力の絶対値は、前記第２の応力の絶対値よりも小さい。

本発明における第１の半導体装置によると、第１の応力が第２の応力よりも小さいことにより、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上を第２の応力を有する第２の絶縁膜で覆う従来と比較して、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタに印加される応力を低減することができる。したがって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができ、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタが密接して形成されている場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。

本発明における第１の半導体装置では、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成し、前記第３のＭＩＳトランジスタはロジック部に設けられていてもよい。

本発明における第１の半導体装置では、前記第１の絶縁膜と前記層間絶縁膜との間に介在する、第３の応力を有する第３の絶縁膜をさらに備え、前記第３の応力の絶対値は、前記第２の応力の絶対値よりも小さくてもよい。

本発明における第１の半導体装置では、前記第１のソース・ドレイン領域の側方には、ゲート配線と、前記ゲート配線の側面上に位置する第１のサイドウォールとが形成され、前記第１の絶縁膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記ゲート配線を覆い、前記層間絶縁膜および前記第１の絶縁膜を貫通して、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記ゲート配線に到達する第１のシェアードコンタクトとをさらに備えていてもよい。この場合には、第１のシェアードコンタクトを形成するためのホールを、第１のサイドウォールの上を第１の絶縁膜によって覆った状態で形成することができるため、第１のサイドウォールの後退を抑制することができる。これにより、ゲート配線と第１のソース・ドレイン領域との間にリークが発生するのを防止することができる。

本発明における第１の半導体装置では、前記第２のソース・ドレイン領域の側方には、ゲート配線と、前記ゲート配線の側面上に位置する第２のサイドウォールとが形成され、前記第１の絶縁膜は、前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記ゲート配線を覆い、前記層間絶縁膜および前記第１の絶縁膜を貫通して前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記ゲート配線に到達する第２のシェアードコンタクトとをさらに備えていてもよい。この場合には、第２のシェアードコンタクトを形成するためのホールを、第２のサイドウォールの上を第１の絶縁膜によって覆った状態で形成することができるため、第２のサイドウォールの後退を抑制することができる。これにより、ゲート配線と第２のソース・ドレイン領域との間にリークが発生するのを防止することができる。

本発明における第１の半導体装置では、前記第３のＭＩＳトランジスタは、Ｎチャネル型のＭＩＳトランジスタであり、前記第２の応力は、引っ張り応力であってもよい。

本発明における第１の半導体装置では、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有する第２導電型の第４のＭＩＳトランジスタと、前記第４のゲート電極および前記第４の活性領域を覆う、前記第４の応力を有する第４の絶縁膜とをさらに備え、前記第４の応力は、第２の応力とは反対方向の応力であり、前記第１の応力の絶対値は、前記第４の応力の絶対値よりも小さくてもよい。

本発明における第１の半導体装置では、前記第４のトランジスタはロジック部に設けられていてもよい。

本発明における第１の半導体装置では、前記第４のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、前記第４の応力は圧縮応力であってもよい。

本発明における第１の半導体装置の製造方法は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有する第１導電型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有する第２導電型の第２のＭＩＳトランジスタと、前記半導体層からなる第３の活性領域の上方に形成された第３のゲート電極と前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有する第１導電型の第３のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、第１の応力を有する第１の絶縁膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記第３のゲート電極および前記第３の活性領域を覆う、第２の応力を有する第２の絶縁膜を形成する工程（ｂ）と、前記第１の絶縁膜及び前記第２の絶縁膜の上方に層間絶縁膜を形成する工程（ｃ）とを備え、前記第１の応力の絶対値は、前記第２の応力の絶対値よりも小さい。

本発明における第１の製造方法では、第１の応力が第２の応力よりも小さいことにより、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上を第２の応力を有する第２の絶縁膜で覆う従来と比較して、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタに印加される応力を低減することができる。したがって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができ、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタを密接させて形成する場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。

本発明における第１の半導体装置の製造方法では、前記工程（ａ）の後で前記工程（ｂ）の前に、前記第１の絶縁膜の上に第３の応力を有する第３の絶縁膜を形成する工程をさらに備え、前記第３の応力の絶対値は、前記第２の応力の絶対値よりも小さくてもよい。

本発明における第１の半導体装置の製造方法では、前記第１の活性領域の側方に形成されたゲート配線をさらに備え、前記工程（ａ）の前に、前記ゲート配線の側面上に第１のサイドウォールを形成する工程（ｄ）と、前記工程（ｃ）の後に、前記層間絶縁膜及び前記第１の絶縁膜を貫通して、前記ゲート配線、前記第１のサイドウォールおよび前記第１の活性領域に到達する第１のシェアードコンタクトを形成する工程（ｅ）とをさらに備えていてもよい。この場合には、第１のシェアードコンタクトを形成するためのホールを、第１のサイドウォールの上を第１の絶縁膜によって覆った状態で形成することができるため、第１のサイドウォールの後退を抑制することができる。これにより、ゲート配線と第１のソース・ドレイン領域との間にリークが発生するのを防止することができる。

本発明における第１の半導体装置の製造方法では、前記第２の活性領域の側方に形成されたゲート配線をさらに備え、前記工程（ａ）の前に、前記ゲート配線の側面上に第２のサイドウォールを形成する工程（ｆ）と、前記工程（ｃ）の後に、前記層間絶縁膜及び前記第１の絶縁膜を貫通して、前記ゲート配線、前記第２のサイドウォールおよび前記第２の活性領域に到達する第２のシェアードコンタクトを形成する工程（ｇ）とをさらに備えていてもよい。この場合には、第２のシェアードコンタクトを形成するためのホールを、第２のサイドウォールの上を第１の絶縁膜によって覆った状態で形成することができるため、第２のサイドウォールの後退を抑制することができる。これにより、ゲート配線と第２のソース・ドレイン領域との間にリークが発生するのを防止することができる。

本発明における第１の半導体装置の製造方法では、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有する第２導電型の第４のＭＩＳトランジスタとをさらに備え、前記工程（ａ）の後で前記工程（ｃ）の前に、前記第４のゲート電極および前記第４の活性領域を覆う、第４の応力を有する第４の絶縁膜を形成する工程（ｄ）をさらに備え、前記第４の応力は、第２の応力とは反対方向の応力であり、前記第１の応力の絶対値は、前記第４の応力の絶対値よりも小さくてもよい。

本発明における第１の半導体装置の製造方法では、前記第４のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、前記第４の応力は圧縮応力であってもよい。

本発明における第１の半導体装置の製造方法では、前記第３のＭＩＳトランジスタは、Ｎチャネル型のＭＩＳトランジスタであり、前記第２の応力は、引っ張り応力であってもよい。

本発明における第１の半導体装置の製造方法では、前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成していてもよい。

本発明における第１の半導体装置の製造方法では、前記第３のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、前記第２の応力は、圧縮応力であってもよい。

本発明によると、半導体装置におけるバランスを安定したものとすることができる。また、シェアードコンタクトを形成した場合にリークの発生を抑制することができる。

以下、本発明の半導体装置およびその製造方法について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、ロジック用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ロジック領域ＮＬ、ロジック用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ロジック領域ＰＬ、ＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ＳＲＡＭ領域ＰＳおよびＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ＳＲＡＭ領域ＮＳが配置している。各領域ＮＬ、ＰＬ、ＰＳ、ＮＳはシャロートレンチ素子分離２によって互いに電気的に分離されている。

Ｎ型ロジック領域ＮＬには、半導体基板１の上に、ゲート絶縁膜１１を挟んでゲート電極１２が形成されている。そして、ゲート電極１２の側面上には、オフセットサイドウォール１３ａと、オフセットサイドウォール１３ａの外側に配置するサイドウォール１３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール１３ａ及びサイドウォール１３ｂの下に位置する領域には、Ｎ型エクステンション領域１４が形成され、Ｎ型エクステンション領域１４の下に位置する領域にはＰ型ポケット領域１５が形成されている。また、半導体基板１のうちサイドウォール１３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域１６が形成されている。また、ゲート電極１２およびＮ型ソース・ドレイン領域１６の上にはシリサイド層１７が形成されている。

Ｎ型ロジック領域ＮＬにおけるゲート電極１２、オフセットサイドウォール１３ａ、サイドウォール１３ｂおよびＮ型ソース・ドレイン領域１６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を発生させる絶縁膜（以下、「引っ張り応力含有絶縁膜」と称す）５０が形成されている。なお、本実施形態における引っ張り応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。従って、本実施形態における引っ張り応力含有絶縁膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して引っ張り応力を生じさせる絶縁膜を意味する。

Ｐ型ロジック領域ＰＬには、半導体基板１の上に、ゲート絶縁膜２１を挟んでゲート電極２２が形成されている。そして、ゲート電極２２の側面上には、オフセットサイドウォール２３ａと、オフセットサイドウォール２３ａの外側に配置するサイドウォール２３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール２３ａ及びサイドウォール２３ｂの下に位置する領域には、Ｐ型エクステンション領域２４が形成され、Ｐ型エクステンション領域２４の下に位置する領域にはＮ型ポケット領域２５が形成されている。また、半導体基板１のうちサイドウォール２３ｂの外側に位置する領域にはＰ型ソース・ドレイン領域２６が形成されている。また、ゲート電極２２およびＰ型ソース・ドレイン領域２６の上にはシリサイド層２７が形成されている。

Ｐ型ロジック領域ＰＬにおけるゲート電極２２、オフセットサイドウォール２３ａ、サイドウォール２３ｂおよびＰ型ソース・ドレイン領域２６の上には、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を発生させる絶縁膜（以下、「圧縮応力含有絶縁膜」と称す）５５が形成されている。なお、本実施形態における圧縮応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。従って、本実施形態における圧縮応力含有絶縁膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して圧縮応力を生じさせる絶縁膜を意味する。

また、Ｐ型ＳＲＡＭ領域ＰＳには、半導体基板１の上に、ゲート絶縁膜３１を挟んでゲート電極３２が形成されている。そして、ゲート電極３２の側面上には、オフセットサイドウォール３３ａと、オフセットサイドウォール３３ａの外側に配置するサイドウォール３３ｂとが形成されている。半導体基板１のうちサイドウォール３３ｂの下に位置する領域には、Ｐ型エクステンション領域３４が形成され、Ｐ型エクステンション領域３４の下に位置する領域には、Ｎ型ポケット領域３５が形成されている。また、半導体基板１のうちサイドウォール３３ｂの外側に位置する領域には、Ｐ型ソース・ドレイン領域３６が形成されている。また、ゲート電極３２およびＰ型ソース・ドレイン領域３６の上にはシリサイド層３７が形成されている。

Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２、オフセットサイドウォール３３ａ、サイドウォール３３ｂおよびＰ型ソース・ドレイン領域３６の上には、層間絶縁膜３のエッチングストッパーとなる、例えばシリコン窒化膜からなる低応力を発生する絶縁膜（以下、「低応力含有絶縁膜」と称す）６０が形成されている。なお、本実施形態における低応力含有絶縁膜６０は、層間絶縁膜３のエッチングに対してエッチングストッパーとなる絶縁膜であればよく、必ずしも応力を発生する必要はない。しかしながら、絶縁膜が応力を全く発生しないことはなく、引っ張り応力または圧縮応力のいずれか一方の低い応力を有するため、引っ張り応力含有絶縁膜５０や圧縮応力含有絶縁膜５５に比べて応力が低いという意味で低応力としている。また、低応力含有絶縁膜６０が有する応力は、引っ張り応力又は圧縮応力のどちらでもよい。例えば、低応力含有絶縁膜６０として低応力のシリコン酸窒化膜であってもよい。ここで、低応力含有絶縁膜６０の応力は、ロジック領域ＮＬ、ＰＬのそれぞれに形成された引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力よりも小さい。また、低応力含有絶縁膜６０の応力は、引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力の半分以下であればより好ましい。例えば、引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力がそれぞれ１．６ＧＰａである場合には、低応力含有絶縁膜６０の応力が、半分の値の０．８ＧＰａ以下であることが好ましい。

また、Ｐ型ソース・ドレイン領域３６の側方に位置するシャロートレンチ素子分離２の上には、ゲート配線７２と、ゲート配線７２の上面上に設けられたシリサイド層７７と、ゲート配線７２の側面上に設けられたオフセットサイドウォール７３ａと、オフセットサイドウォール７３ａの側面上に設けられたサイドウォール７３ｂとが形成されている。ゲート配線７２は、ＳＲＡＭにおける隣接する他のトランジスタ（図示せず）のゲート電極と共通の膜がシャロートレンチ素子分離２の上まで延びて形成されたものである。

Ｎ型ＳＲＡＭ領域ＮＳには、半導体基板１の上に、ゲート絶縁膜４１を挟んでゲート電極４２が形成されている。そして、ゲート電極４２の側面上には、オフセットサイドウォール４３ａと、オフセットサイドウォール４３ａの外側に配置するサイドウォール４３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール４３ａ及びサイドウォール４３ｂの下に位置する領域には、Ｎ型エクステンション領域４４が形成され、Ｎ型エクステンション領域４４の下に位置する領域には、Ｐ型ポケット領域４５が形成されている。また、半導体基板１のうちサイドウォール４３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域４６が形成されている。また、ゲート電極４２およびＮ型ソース・ドレイン領域４６の上にはシリサイド層４７が形成されている。

Ｎ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２、オフセットサイドウォール４３ａ、サイドウォール４３ｂおよびＮ型ソース・ドレイン領域４６の上には、例えばシリコン窒化膜からなる低応力含有絶縁膜６０が形成されている。ここで、低応力含有絶縁膜６０の応力は、ロジック領域ＮＬ、ＰＬのそれぞれに形成された引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力よりも小さい。また、低応力含有絶縁膜６０の応力は、引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力の半分以下であればより好ましい。

そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳにおいて、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、低応力含有絶縁膜６０の上は、層間絶縁膜３によって覆われている。そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳには、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、低応力含有絶縁膜６０および層間絶縁膜３を貫通してシリサイド層１７、２７、３７、４７に到達するコンタクト電極４が形成されている。また、層間絶縁膜３には、Ｐ型ＳＲＡＭ領域ＰＳにおけるＰ型ソース・ドレイン領域３６の上とゲート配線７２の上に接触するように、シェアードコンタクト電極５が形成されている。

次に、本実施形態における半導体装置の製造方法について、図２（ａ）〜図６（ｂ）を参照しながら説明する。図２（ａ）〜図６（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。

本発明の製造方法では、まず図２（ａ）に示す工程で、半導体基板１に形成されたシャロートレンチ素子分離２によって区画されたＮ型ロジック領域ＮＬ、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ、Ｎ型ＳＲＡＭ領域ＮＳの半導体基板１からなる各活性領域上に、ゲート絶縁膜１１、２１、３１、４１およびゲート電極１２、２２、３２、４２を形成する。同時に、シャロートレンチ素子分離２の上に、ゲート配線７２を形成する。次に、ゲート電極１２、２２、３２、４２およびゲート配線７２の側面上に、オフセットサイドウォール１３ａ、２３ａ、３３ａ、４３ａ、７３ａを形成する。

続いて、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えばヒ素イオンを、加速エネルギー３ＫｅＶ、ドーズ量１．５×１０¹⁵個／ｃｍ²、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域１４、４４を形成する。次に、Ｐ型不純物である例えばボロンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０¹²個／ｃｍ²、ＴＩＬＴ角２５度の条件で４回転注入（ウェハを回転させて４方向から注入）し、Ｐ型ポケット領域１５、４５を形成する。このＰ型ポケット領域１５、４５は、Ｎ型エクステンション領域１４、４４の底面を覆うように形成する。

次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０¹⁴個／ｃｍ²、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域２４、３４を形成する。次に、Ｎ型不純物である例えばリンイオンを、加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０¹²個／ｃｍ²、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域２５、３５を形成する。このＮ型ポケット領域２５、３５は、Ｐ型エクステンション領域２４、３４の底面を覆うように形成する。

次に、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜を形成する。その後、エッチバック法によりシリコン窒化膜をエッチングして、各ゲート電極１２、２２、３２、４２の側壁上に、サイドウォール１３ｂ、２３ｂ、３３ｂ、４３ｂ、７３ｂを形成する。その後、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えば砒素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０¹⁵個／ｃｍ²、ＴＩＬＴ角０度の条件で注する。さらに、Ｎ型不純物である例えばリンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０¹⁵個／ｃｍ²、ＴＩＬＴ角７度の条件で注入する。これにより、Ｎ型ソース・ドレイン領域１６、４６を形成する。

次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー２ＫｅＶ、ドーズ量４．０×１０¹⁵個／ｃｍ²、ＴＩＬＴ角７度の条件で注入し、Ｐ型ソース・ドレイン領域２６、３６を形成する。

次に、各ゲート電極１２、２２、３２、４２の上、ゲート配線７２の上およびソース・ドレイン領域１６、２６、３６、４６の上に、サリサイド技術を用いてシリサイド層１７、２７、３７、４７、７７を選択的に形成する。

次に、図２（ｂ）に示す工程で、基板上の全面に、シリコン窒化膜からなる低応力含有絶縁膜６０を膜厚３０ｎｍで形成する。

次に、図３（ａ）に示す工程で、基板上に、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳを覆い、Ｎ型ロジック領域ＮＬおよびＰ型ロジック領域ＰＬに開口５２を有するレジストからなる第１のマスク５１を形成する。その後、第１のマスク５１をエッチングマスクにしてエッチングを行うことにより、Ｐ型ロジック領域ＰＬ及びＮ型ロジック領域ＮＬにおける低応力含有絶縁膜６０を除去する。

次に、図３（ｂ）に示す工程で、第１のマスク５１を除去し、基板の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０を形成する。

次に、図４（ａ）に示す工程で、引っ張り応力含有絶縁膜５０の上に、Ｎ型ロジック領域ＮＬを覆い、Ｐ型ロジック領域ＰＬ、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳに開口５４を有するレジストからなる第２のマスク５３を形成する。その後、第２のマスク５３をエッチングマスクにして、Ｐ型ロジック領域ＰＬ、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける引っ張り応力含有絶縁膜５０を除去する。このとき、Ｎ型ロジック領域ＮＬには引っ張り応力含有絶縁膜５０が残る。

次に、図４（ｂ）に示す工程で、第２のマスク５３を除去する。その後、基板の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５を形成する。

次に、図５（ａ）に示す工程で、Ｐ型ロジック領域ＰＬを覆い、Ｎ型ロジック領域ＮＬ、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳに開口５６を有するレジストからなる第３のマスク５７を形成する。その後、第３のマスク５７をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬ、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳにおける圧縮応力含有絶縁膜５５を除去する。このとき、Ｐ型ロジック領域ＰＬには圧縮応力含有絶縁膜５５が残る。

次に、図５（ｂ）に示す工程で、第３のマスク５７を除去する。

次に、図６（ａ）に示す工程で、基板上の全面に酸化膜からなる層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５および低応力含有絶縁膜６０をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。

次に、図６（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。なお、埋め込みコンタクト電極４およびシェアードコンタクト電極５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。

本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜５０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜５５で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。

また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、低応力含有絶縁膜６０で覆っている。この構成によれば、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、ロジック領域ＰＬ、ＮＬにおけるいずれかの絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域において、Ｎ型ＭＩＳトランジスタおよびＰ型ＭＩＳトランジスタが密接して形成されている場合など、別々の膜によって覆うのが困難である場合であっても、ＳＲＡＭ全体のバランスを安定したものとすることができる。

また、本実施形態の製造方法では、図６（ａ）に示す工程で、酸化膜からなる層間絶縁膜３をエッチングしてコンタクトホール４ａ及びシェアードコンタクトホール５ａを形成する際、窒化膜からなる引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５及び低応力含有絶縁膜６０がエッチングストッパーとなる。これにより、層間絶縁膜３のエッチングの際におけるオフセットサイドウォール７３ａ及びサイドウォール７３ｂのエッチングを防止することができる。また、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５及び低応力含有絶縁膜６０をエッチングしてコンタクトホール４ａ及びシェアードコンタクトホール５ａを形成する際には、エッチング膜厚が薄いため、オフセットサイドウォール７３ａ及びサイドウォール７３ｂのエッチング量を低減することができる。したがって、この低応力含有絶縁膜６０を形成しない従来と比較して、サイドウォール７３ａ、７３ｂの後退を抑制することができ、Ｐ型ソース・ドレイン領域３６におけて発生する接合リークを防止することができる。

なお、本実施形態ではＳＲＡＭ領域を形成する場合について説明した。一般に、ＳＲＡＭを構成する各ＭＩＳトランジスタには均一な能力が要求されるため、本発明を適用すると効果的である。しかしながら、本発明が適用できるのはＳＲＡＭ領域に限られない。つまり、応力含有絶縁膜によって能力が向上しているＭＩＳトランジスタと、均一な能力が要求されるＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタが１つの基板上に形成されている場合に、均一な能力が要求されるこれらのＭＩＳトランジスタの上には上述の低応力含有絶縁膜を形成すれば、トランジスタ同士のバランスを安定したものとすることができる。特に、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとが密接して形成されている場合には、これらのＭＩＳトランジスタを別々の膜で覆うことは困難であるため、この方法を適用すると効果的である。

（第２の実施形態）
図７は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。図７に示すように、本実施形態の半導体装置では、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳに、シリコン窒化膜からなる第１の低応力含有絶縁膜６１と、シリコン酸化膜からなる第２の低応力含有絶縁膜６２との積層膜が形成されている。なお、本実施形態における第１の低応力含有絶縁膜６１は、層間絶縁膜３のエッチングに対してエッチングストッパーとなる絶縁膜であればよく、必ずしも応力を発生する必要はない。しかしながら、絶縁膜が応力を全く発生しないことはなく、引っ張り応力または圧縮応力のいずれか一方の低い応力を有するため、引っ張り応力含有絶縁膜５０や圧縮応力含有絶縁膜５５に比べて応力が低いという意味で低応力としている。また、本実施形態における第２の低応力含有絶縁膜６２は、引っ張り応力含有絶縁膜５０や圧縮応力含有絶縁膜５５のエッチングに対してエッチングストッパーとなる絶縁膜であればよく、必ずしも応力を発生する必要はない。しかしながら、絶縁膜が応力を全く発生しないことはなく、引っ張り応力または圧縮応力のいずれか一方の低い応力を有するため、引っ張り応力含有絶縁膜５０や圧縮応力含有絶縁膜５５に比べて応力が低いという意味で低応力としている。また、第１の低応力含有絶縁膜６１が有する応力及び第２の低応力含有絶縁膜６２が有する応力は、引っ張り応力又は圧縮応力のどちらでもよいが、第１の低応力含有絶縁膜６１が有する応力に対して第２の低応力含有絶縁膜６２が有する応力が反対方向の応力であることが好ましい。例えば、第１の低応力含有絶縁膜６１が引っ張り応力を有する場合、第２の低応力含有絶縁膜６２が圧縮応力を有すれば、互いの応力が相殺されてさらに低応力にすることができる。ここで、第１の低応力含有絶縁膜６１の応力は、ロジック領域ＮＬ、ＰＬのそれぞれに形成された引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力よりも小さい。また、第１の低応力含有絶縁膜６１の応力は、引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力の半分以下であればより好ましい。また、第２の低応力含有絶縁膜６２の応力も、ロジック領域ＮＬ、ＰＬのそれぞれに形成された引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力よりも小さい。また、第２の低応力含有絶縁膜６２の応力は、引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５５の応力の半分以下であればより好ましい。

図８（ａ）〜図１２（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。本実施形態における製造方法では、図８（ａ）に示す工程で、第１の実施形態で述べた方法と同様の方法によりゲート電極１２、２２、３２、４２及びゲート配線７２等を形成する。その後、基板の全面に、シリコン窒化膜からなる第１の低応力含有絶縁膜６１を形成する。

次に、図８（ｂ）に示す工程で、基板の全面に、シリコン酸化膜からなる第２の低応力含有絶縁膜６２を形成する。

次に、図９（ａ）に示す工程で、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳを覆い、Ｐ型ロジック領域ＰＳおよびＮ型ロジック領域ＮＬに開口５２を有する第１のマスク５１を形成し、エッチングを行うことにより、Ｐ型ロジック領域ＰＳおよびＮ型ロジック領域ＮＬに位置する第１の低応力含有絶縁膜６１および第２の低応力含有絶縁膜６２をエッチオフする。

次に、図９（ｂ）に示す工程で、第１のマスク５１を除去した後、基板の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０を形成する。

次に、図１０（ａ）に示す工程で、Ｎ型ロジック領域ＮＬを覆い、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳに開口５４を有する第２のマスク５３を形成する。その後、第２のマスク５３をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳにおける引っ張り応力含有絶縁膜５０を除去する。このとき、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳにおいては、第２の低応力含有絶縁膜６２がエッチングストッパーとなるため、第１の低応力含有絶縁膜６１がエッチングされずにそのまま残存する。

次に、図１０（ｂ）に示す工程で、第２のマスク５３を除去した後、基板の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５を形成する。

次に、図１１（ａ）に示す工程で、Ｐ型ロジック領域ＰＬを覆い、Ｎ型ロジック領域ＮＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳに開口５６を有する第３のマスク５７を形成し、エッチングを行うことにより、Ｎ型ロジック領域ＮＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳにおける圧縮応力含有絶縁膜５５を除去する。このとき、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳにおいては、第２の低応力含有絶縁膜６２がエッチングストッパーとなるため、第１の低応力含有絶縁膜６１がエッチングされずにそのまま残存する。。

次に、図１１（ｂ）に示す工程で、第３のマスク５７を除去する。

次に、図１２（ａ）に示す工程で、基板上の全面に酸化膜からなる層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、第１の低応力含有絶縁膜６１および第２の低応力含有絶縁膜６２をエッチングして、シリサイド層１７、２７、３７、４７、７７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。

次に、図１２（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。なお、埋め込みコンタクト電極４およびシェアードコンタクト電極５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。

本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜５０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜５５で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。

また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、第１の低応力含有絶縁膜６１および第２の低応力含有絶縁膜６２からなる積層膜で覆われている。この構成によれば、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、ロジック領域ＰＬ、ＮＬにおけるいずれかの絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域において、Ｎ型ＭＩＳトランジスタおよびＰ型ＭＩＳトランジスタが密接して形成されている場合など、別々の膜によって覆うのが困難である場合であっても、ＳＲＡＭ全体のバランスを安定したものとすることができる。

また、本実施形態の製造方法では、図１２（ａ）に示す工程で、酸化膜からなる層間絶縁膜３をエッチングしてコンタクトホール４ａ及びシェアードコンタクトホール５ａを形成する際、窒化膜からなる引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５及び第１の低応力含有絶縁膜６１がエッチングストッパーとなる。これにより、層間絶縁膜３のエッチングの際におけるオフセットサイドウォール７３ａ及びサイドウォール７３ｂのエッチングを防止することができる。また、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５及び第１の低応力含有絶縁膜６１をエッチングしてコンタクトホール４ａ及びシェアードコンタクトホール５ａを形成する際には、エッチング膜厚が薄いため、オフセットサイドウォール７３ａ及びサイドウォール７３ｂのエッチング量を低減することができる。したがって、この第１の低応力含有絶縁膜６１を形成しない従来と比較して、サイドウォール７３ａ、７３ｂの後退を抑制することができ、Ｐ型ソース・ドレイン領域３６におけて発生する接合リークを防止することができる。

さらに、本実施形態の製造方法では、図１０（ａ）に示す工程で、窒化膜からなる引っ張り応力含有絶縁膜５０を除去するときには、窒化膜からなる第１の低応力含有絶縁膜６１を酸化膜からなる第２の低応力含有絶縁膜６２で覆っている。これにより、第２の低応力含有絶縁膜６２がエッチングストッパーとなるため、第１の低応力含有絶縁膜６１がエッチングされるのを防止することができる。同様に、図１１（ａ）に示す工程で、窒化膜からなる圧縮応力含有絶縁膜５５を除去するときにも、第２の低応力含有絶縁膜６２がエッチングストッパーとなるため、低応力含有絶縁膜６１が除去されるのを防止することができる。

なお、第１及び第２の実施形態における低応力含有絶縁膜、引っ張り応力含有絶縁膜、圧縮応力含有絶縁膜としてシリコン窒化膜を用いる場合、堆積方法及び堆積条件を変えることによって形成することができる。例えば、低引っ張り応力含有シリコン窒化膜と引っ張り応力含有シリコン窒化膜を形成する場合には、ＬＰ−ＣＶＤ法を用いて堆積時の全ガス圧力を変えることにより引っ張り応力の大きさを変化させることができ、全ガス圧力を高くすれば引っ張り応力が大きくなる。また、低圧縮応力含有シリコン窒化膜と引っ張り応力含有シリコン窒化膜を形成する場合には、プラズマＣＶＤ法を用いて堆積時のＲＦパワーを変えることにより圧縮応力の大きさを変化させることができ、ＲＦパワーを高くすれば圧縮応力が大きくなる。

以上のように、本発明は、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタを有する半導体装置における絶縁膜の応力緩和等に有用である。

本発明の第１の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。 従来のトランジスタの構造を示す断面図である。

符号の説明

１ 半導体基板
２ シャロートレンチ素子分離
３ 層間絶縁膜
４ コンタクト電極
４ａ コンタクトホール
５ シェアードコンタクト電極
５ａ シェアードコンタクトホール
１１、２１、３１、４１ ゲート絶縁膜
１２、２２、３２、４２ ゲート電極
１３ａ、２３ａ、３３ａ、４３ａ、７３ａ オフセットサイドウォール
１３ｂ、２３ｂ、３３ｂ、４３ｂ、７３ｂ サイドウォール
１４、４４ Ｎ型エクステンション領域
１５、４５ Ｐ型ポケット領域
１６、４６ Ｎ型ソース・ドレイン領域
１７、２７、３７、４７、７７ シリサイド層
２４、３４ Ｐ型エクステンション領域
２５、３５ Ｎ型ポケット領域
２６、３６ Ｐ型ソース・ドレイン領域
５０ 引っ張り応力含有絶縁膜
５１、５３、５６ マスク
５２、５４、５６ 開口
５５ 圧縮応力含有絶縁膜
６０ 低応力含有絶縁膜
６１ 第１の低応力含有絶縁膜
６２ 第２の低応力含有絶縁膜
７２ ゲート配線

Claims (19)

1. 半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有する第１導電型の第１のＭＩＳトランジスタと、
   前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有する第２導電型の第２のＭＩＳトランジスタと、
   前記半導体層からなる第３の活性領域の上方に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有する第１導電型の第３のＭＩＳトランジスタと、
   前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、第１の応力を有する第１の絶縁膜と、
   前記第３のゲート電極および前記第３の活性領域を覆う、第２の応力を有する第２の絶縁膜と、
   前記第１の絶縁膜及び前記第２の絶縁膜の上方に形成された層間絶縁膜とを備え、
   前記第１の応力の絶対値は、前記第２の応力の絶対値よりも小さく、
   前記第１のソース・ドレイン領域の側方には、ゲート配線と、前記ゲート配線の側面上に位置する第１のサイドウォールとが形成され、
   前記第１の絶縁膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記ゲート配線を覆い、
   前記層間絶縁膜および前記第１の絶縁膜を貫通して、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記ゲート配線に到達するシェアードコンタクトを備える、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成し、前記第３のＭＩＳトランジスタはロジック部に設けられている、半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記第１の絶縁膜と前記層間絶縁膜との間に介在する、第３の応力を有する第３の絶縁膜をさらに備え、
   前記第３の応力の絶対値は、前記第２の応力の絶対値よりも小さい、半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
   前記第１のソース・ドレイン領域上に形成された第１のシリサイド層と、
   前記ゲート配線上に形成された第２のシリサイド層とを備え、
   前記シェアードコンタクトは、前記第１のシリサイド層と前記第２のシリサイド層とに接触するように形成されている、半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置であって、
   前記ゲート配線は、前記第１のソース・ドレイン領域の側方に位置するシャロートレンチ素子分離の上に形成されている、半導体装置。
6. 請求項１〜５のうちいずれか１項に記載の半導体装置であって、
   前記第３のＭＩＳトランジスタは、Ｎチャネル型のＭＩＳトランジスタであり、
   前記第２の応力は、引っ張り応力である、半導体装置。
7. 請求項１〜６のうちいずれか１項に記載の半導体装置であって、
   前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有する第２導電型の第４のＭＩＳトランジスタと、
   前記第４のゲート電極および前記第４の活性領域を覆う、前記第４の応力を有する第４の絶縁膜とをさらに備え、
   前記第４の応力は、第２の応力とは反対方向の応力であり、
   前記第１の応力の絶対値は、前記第４の応力の絶対値よりも小さい、半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記第４のトランジスタはロジック部に設けられている、半導体装置。
9. 請求項７又は８に記載の半導体装置であって、
   前記第４のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、
   前記第４の応力は圧縮応力である、半導体装置。
10. 請求項１〜５のうちいずれか１項に記載の半導体装置であって、
    前記第３のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、
    前記第２の応力は圧縮応力である、半導体装置。
11. 半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有する第１導電型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有する第２導電型の第２のＭＩＳトランジスタと、前記半導体層からなる第３の活性領域の上方に形成された第３のゲート電極と前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有する第１導電型の第３のＭＩＳトランジスタと、前記第１のソース・ドレイン領域の側方に形成されたゲート配線とを備えた半導体装置の製造方法であって、
    前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、第１の応力を有する第１の絶縁膜を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記第３のゲート電極および前記第３の活性領域を覆う、第２の応力を有する第２の絶縁膜を形成する工程（ｂ）と、
    前記第１の絶縁膜及び前記第２の絶縁膜の上方に層間絶縁膜を形成する工程（ｃ）と、
    前記工程（ａ）の前に、前記ゲート配線の側面上に第１のサイドウォールを形成する工程（ｄ）と、
    前記工程（ｃ）の後に、前記層間絶縁膜及び前記第１の絶縁膜を貫通して、前記ゲート配線、前記第１のサイドウォールおよび前記第１のソース・ドレイン領域に到達するシェアードコンタクトを形成する工程（ｅ）とを備え、
    前記第１の応力の絶対値は、前記第２の応力の絶対値よりも小さい、半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法であって、
    前記工程（ａ）の後で前記工程（ｂ）の前に、前記第１の絶縁膜の上に第３の応力を有する第３の絶縁膜を形成する工程をさらに備え、
    前記第３の応力の絶対値は、前記第２の応力の絶対値よりも小さい、半導体装置の製造方法。
13. 請求項１１又は１２に記載の半導体装置の製造方法であって、
    前記第１のソース・ドレイン領域上に第１のシリサイド層を形成する工程と、
    前記ゲート配線上に第２のシリサイド層を形成する工程とを備え、
    前記工程（ｅ）において、前記シェアードコンタクトは、前記第１のシリサイド層と前記第２のシリサイド層とに接触するように形成される、半導体装置の製造方法。
14. 請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法であって、
    前記ゲート配線は、前記第１のソース・ドレイン領域の側方に位置するシャロートレンチ素子分離の上に形成される、半導体装置の製造方法。
15. 請求項１１〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有する第２導電型の第４のＭＩＳトランジスタとをさらに備え、
    前記工程（ａ）の後で前記工程（ｃ）の前に、前記第４のゲート電極および前記第４の活性領域を覆う、第４の応力を有する第４の絶縁膜を形成する工程（ｄ）をさらに備え、
    前記第４の応力は、第２の応力とは反対方向の応力であり、
    前記第１の応力の絶対値は、前記第４の応力の絶対値よりも小さい、半導体装置の製造方法。
16. 請求項１５に記載の半導体装置の製造方法であって、
    前記第４のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、
    前記第４の応力は圧縮応力である、半導体装置の製造方法。
17. 請求項１１〜１６のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記第３のＭＩＳトランジスタは、Ｎチャネル型のＭＩＳトランジスタであり、
    前記第２の応力は、引っ張り応力である、半導体装置の製造方法。
18. 請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置の製造方法。
19. 請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記第３のＭＩＳトランジスタは、Ｐチャネル型のＭＩＳトランジスタであり、
    前記第２の応力は、圧縮応力である、半導体装置の製造方法。

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