JP4787593B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
近年、半導体装置分野において急速な微細化による高速化および低消費電力化が進んでいる。そのため、トランジスタ能力向上が急務となっているが、微細化だけでは能力の向上が図れない状況になってきている。そこで、ＭＩＳトランジスタのチャネル領域にストレスを与えるなどの新規技術で能力向上を実現するケースが増加している。
図２６は、従来において、ＭＩＳトランジスタの上にストレスを有する膜が形成された構造を示す断面図である。図２６に示す構造では、Ｎチャネル型ＭＩＳトランジスタ２０１を引っ張り応力の発生するＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）膜２０３で覆い、Ｐチャネル型ＭＩＳトランジスタ２０２を圧縮応力の発生するプラズマＣＶＤ膜２０４で覆うことにより、各ＭＩＳトランジスタの能力を向上している（例えば特許文献１参照）。
図２７は、従来においてＳＲＡＭを構成するトランジスタの配置を示す平面図である。図２７に示すように、従来のＳＲＡＭにおいてはアクセストランジスタＴｒＡの活性領域３０３の幅（チャネル幅）が、ドライブトランジスタＴｒＤの活性領域３０４の幅よりも狭く形成されている。このような構造では、ドライブトランジスタＴｒＤの能力をアクセストランジスタＴｒＡの能力よりも高くすることにより、ＳＲＡＭの誤動作を抑制することができる。
特開２００３−２７３２４０号公報
しかしながら、上述のようにアクセストランジスタＴｒＡの活性領域３０３の幅とドライブトランジスタＴｒＤの活性領域の幅３０４に差を持たせる方法では、レイアウトが制限されるという不具合がある。また、製造時のリソグラフィー工程等においてレイアウトがずれた場合には、ゲート長やチャネル幅を所望の値に調整することができず、かえってトランジスタ特性のばらつきが大きくなるといった不具合もある。それを防止するために製造マージンを大きくとると、セルの微細化ができないといった不具合が生じる。
このような不具合は、ＳＲＡＭを構成するトランジスタに限って生じるものではなく、ウェハ上に形成されたどのようなトランジスタにおいても、能力を調整する必要があるときには生じるものである。
そこで、本発明は、ＭＩＳトランジスタの上に形成する膜によって、各トランジスタの駆動力を調整することを目的とする。
本発明の第１態様の半導体装置は、半導体層のうちの一部である第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成されたＮ型の第１のソース・ドレイン領域とを有する第１のＭＩＳトランジスタと、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方を覆う、圧縮応力を有する第１の絶縁膜と、前記第１の絶縁膜の上方を覆う層間絶縁膜とを備える。
本発明の第１態様の半導体装置によると、圧縮応力を有する第１の絶縁膜により、Ｎ型の第１のＭＩＳトランジスタの能力を低下させることができる。これにより、他のトランジスタの駆動力との調整を図ることが可能となる。
本発明の第１態様の半導体装置において、前記半導体層のうちの一部である第２の活性領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成されたＮ型の第２のソース・ドレイン領域とを有する第２のＭＩＳトランジスタと、前記第２のソース・ドレイン領域および前記第２のゲート電極の上方を覆う、引っ張り応力を有する第２の絶縁膜とをさらに備えていてもよい。この場合には、Ｎ型の第２のＭＩＳトランジスタの上に引っ張り応力を有する第２の絶縁膜を形成することにより第２のＭＩＳトランジスタの駆動力を向上させることができる。つまり、第１のＭＩＳトランジスタの駆動力を低下させ、第２のＭＩＳトランジスタの駆動力を向上させることができるため、２つのトランジスタの駆動力を調整することが可能となる。
本発明の第１態様の半導体装置において、前記半導体層のうちの一部である第３の活性領域の上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の上に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成されたＰ型の第３のソース・ドレイン領域とを有する第３のＭＩＳトランジスタをさらに備えていてもよい。
本発明の第１態様の半導体装置において、前記第３のソース・ドレイン領域および前記第３のゲート電極の上方は、圧縮応力を有する第３の絶縁膜によって覆われていてもよい。
本発明の第１態様の半導体装置において、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方には、圧縮応力を有する前記第１の絶縁膜と引っ張り応力を有する絶縁膜との積層膜が形成され、前記第２のソース・ドレイン領域および前記第２のゲート電極の上方には、圧縮応力を有する絶縁膜が形成されていなくてもよい。この場合にも、第１のＭＩＳトランジスタの駆動力を第２のＭＩＳトランジスタの駆動力よりも低くすることができる。
本発明の第１態様の半導体装置において、前記第１のソース・ドレイン領域および前記第１のゲート電極の上には、引っ張り応力を有する膜が形成されておらず、前記第２のソース・ドレイン領域および前記第２のゲート電極の上には、引っ張り応力を有する前記第２の絶縁膜と圧縮応力を有する絶縁膜との積層膜が形成されていてもよい。この場合にも、第１のＭＩＳトランジスタの駆動力を第２のＭＩＳトランジスタの駆動力よりも低くすることができる。
本発明の第１態様の半導体装置において、前記第１のＭＩＳトランジスタはＳＲＡＭのアクセストランジスタであって、前記第２のＭＩＳトランジスタはＳＲＡＭのドライブトランジスタであって、前記第３のＭＩＳトランジスタはＳＲＡＭのロードトランジスタであってもよい。この場合には、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低くすることができるため、ＳＲＡＭの誤動作を確実に抑制することができる。
本発明の第１態様の半導体装置において、前記第１のＭＩＳトランジスタはＳＲＡＭを構成するトランジスタであって、前記第２のＭＩＳトランジスタはロジック部を構成するトランジスタであってもよい。
また、前記第１のＮ型ＭＩＳトランジスタがＳＲＡＭを構成するトランジスタであって、前記第２のＮ型ＭＩＳトランジスタがロジック部を構成するトランジスタである場合に、前記半導体層のうちの一部である第４の活性領域の上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の上に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成されたＰ型の第４のソース・ドレイン領域とを有する第４のＭＩＳトランジスタと、前記半導体層のうちの一部である第５の活性領域の上に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の上に形成された第５のゲート電極と、前記第５の活性領域のうち前記第５のゲート電極の側方に位置する領域に形成されたＰ型の第５のソース・ドレイン領域とを有する第５のＭＩＳトランジスタと、前記第４のソース・ドレイン領域および前記第４のゲート電極の上方を覆う、圧縮応力を有する第４の絶縁膜と、前記第５のソース・ドレイン領域および前記第５のゲート電極の上方を覆う、引っ張り応力を有する第５の絶縁膜とをさらに備え、前記第４のＭＩＳトランジスタはロジック部を構成するトランジスタであって、前記第５のＭＩＳトランジスタはＳＲＡＭを構成するトランジスタであってもよい。
本発明の第２態様の半導体装置は、半導体層のうちの一部である第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成されたＰ型の第１のソース・ドレイン領域とを有する第１のＭＩＳトランジスタと、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方を覆う、引っ張り応力を有する第１の絶縁膜と、前記第１の絶縁膜の上方を覆う層間絶縁膜とを備える。
本発明の第２態様の半導体装置によると、引っ張り応力を有する第２の絶縁膜により、Ｐ型の第１のＭＩＳトランジスタの能力を低下させることができる。これにより、他のトランジスタの駆動力との調整を図ることが可能となる。
本発明の第１態様の半導体装置の製造方法は、半導体層のうちの一部である第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成されたＮ型の第１のソース・ドレイン領域とを有する第１のＭＩＳトランジスタを備える半導体装置の製造方法であって、前記第１のソース・ドレイン領域および前記ゲート電極の上方に、圧縮応力を有する第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜の上方に層間絶縁膜を形成する工程（ｂ）とを備える。
本発明の第１態様の製造方法では、圧縮応力を有する第１の絶縁膜を形成することにより、Ｎ型の第１のＭＩＳトランジスタの能力を低下させることができる。これにより、他のトランジスタの駆動力との調整を図ることが可能となる。
本発明の第１態様の製造方法において、前記半導体装置は、前記半導体層のうちの一部である第２の活性領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成されたＮ型の第２のソース・ドレイン領域とを有する第２のＭＩＳトランジスタをさらに備え、前記工程（ｂ）の前に、前記第２のソース・ドレイン領域および前記第２のゲート電極の上方に、引っ張り応力を有する第２の絶縁膜を形成する工程（ｃ）をさらに備えていてもよい。この場合には、Ｎ型の第２のＭＩＳトランジスタの上に引っ張り応力を有する第２の絶縁膜を形成することにより第２のＭＩＳトランジスタの駆動力を向上させることができる。つまり、第１のＭＩＳトランジスタの駆動力を低下させ、第２のＭＩＳトランジスタの駆動力を向上させることができるため、２つのトランジスタの駆動力を調整することが可能となる。
本発明の第１態様の製造方法において、前記半導体装置は、前記半導体層のうちの一部である第３の活性領域の上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の上に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成されたＰ型の第３のソース・ドレイン領域とを有する第３のＭＩＳトランジスタをさらに備えていてもよい。
本発明の第１態様の製造方法において、前記第３のソース・ドレイン領域および前記第３のゲート電極の上方に、圧縮応力を有する第３の絶縁膜を形成する工程をさらに備えていてもよい。
本発明の第１態様の製造方法において、前記工程（ａ）では、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方に、前記第１の絶縁膜と引っ張り応力を有する絶縁膜との積層膜を形成し、前記工程（ｃ）では、前記第２のソース・ドレイン領域および前記第２のゲート電極の上方に、前記第２の絶縁膜のみを形成してもよい。この場合にも、第１のＭＩＳトランジスタの駆動力を第２のＭＩＳトランジスタの駆動力よりも低くすることができる。
本発明の第１態様の製造方法において、前記工程（ａ）では、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方に、前記第１の絶縁膜のみを形成し、前記工程（ｃ）では、前記第２のソース・ドレイン領域および前記第２のゲート電極の上方に、前記第２の絶縁膜と圧縮応力を有する絶縁膜との積層膜を形成してもよい。この場合にも、第１のＭＩＳトランジスタの駆動力を第２のＭＩＳトランジスタの駆動力よりも低くすることができる。
本発明の第１態様の製造方法において、前記第１のＭＩＳトランジスタはＳＲＡＭのアクセストランジスタであって、前記第２のＭＩＳトランジスタはＳＲＡＭのドライブトランジスタであって、前記第３のＭＩＳトランジスタはＳＲＡＭのロードトランジスタであってもよい。
本発明の第１態様の製造方法において、前記第１のＭＩＳトランジスタはＳＲＡＭを構成するトランジスタであって、前記第２のＭＩＳトランジスタはロジック部を構成するトランジスタであってもよい。
前記第１のＭＩＳトランジスタがＳＲＡＭを構成するトランジスタであって、前記第２のＭＩＳトランジスタがロジック部を構成するトランジスタである場合に、前記半導体装置は、前記半導体層のうちの一部である第４の活性領域の上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の上に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成されたＰ型の第４のソース・ドレイン領域とを有する、ロジック部を構成する第４のＭＩＳトランジスタと、 前記半導体層のうちの一部である第５の活性領域の上に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の上に形成された第５のゲート電極と、前記第５の活性領域のうち前記第５のゲート電極の側方に位置する領域に形成されたＰ型の第５のソース・ドレイン領域とを有する、ＳＲＡＭを構成する第５のＭＩＳトランジスタとをさらに備え、前記工程（ｂ）の前に、前記第４のソース・ドレイン領域および前記第４のゲート電極の上方に、圧縮応力を有する第４の絶縁膜を形成する工程と、前記工程（ｂ）の前に、前記第５のソース・ドレイン領域および前記第５のゲート電極の上方に、引っ張り応力を有する第５の絶縁膜を形成する工程とをさらに備えていてもよい。
本発明の第２態様の半導体装置の製造方法は、半導体層のうちの一部である第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成されたＰ型の第１のソース・ドレイン領域とを有する第１のＭＩＳトランジスタを有する半導体装置の製造方法であって、前記第１のソース・ドレイン領域および前記第１のゲート電極の上方に、引っ張り応力を有する第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜の上方を覆う層間絶縁膜を形成する工程（ｂ）とをさらに備えていてもよい。
本発明の第２態様の製造方法によると、引っ張り応力を有する第２の絶縁膜により、Ｐ型の第１のＭＩＳトランジスタの能力を低下させることができる。これにより、他のトランジスタの駆動力との調整を図ることが可能となる。
本発明の半導体装置およびその製造方法によると、ＭＩＳトランジスタの駆動力を調整することが可能となる。
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、ＳＲＡＭ用ロードトランジスタを形成するＳＲＡＭロード領域ＳＬ、ＳＲＡＭ用ドライブトランジスタを形成するＳＲＡＭドライブ領域ＳＤ、ＳＲＡＭ用アクセストランジスタを形成するＳＲＡＭアクセス領域ＳＡが配置している。各領域ＳＬ、ＳＤ、ＳＡはシャロートレンチ素子分離２によって互いに電気的に分離されている。
ＳＲＡＭロード領域ＳＬには、半導体基板１の上に、ゲート絶縁膜１１を挟んでゲート電極１２が形成されている。そして、ゲート電極１２の側面上には、オフセットサイドウォール１３ａと、オフセットサイドウォール１３ａの外側に配置するサイドウォール１３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール１３ａ及びサイドウォール１３ｂの下に位置する領域には、Ｐ型エクステンション領域１４が形成され、Ｐ型エクステンション領域１４の下に位置する領域にはＮ型ポケット領域１５が形成されている。また、半導体基板１のうちサイドウォール１３ｂの外側に位置する領域には、Ｐ型ソース・ドレイン領域１６が形成されている。また、ゲート電極１２およびＰ型ソース・ドレイン領域１６の上にはシリサイド層１７が形成されている。
ＳＲＡＭドライブ領域ＳＤには、半導体基板１の上に、半導体基板１の上に、ゲート絶縁膜２１を挟んでゲート電極２２が形成されている。そして、ゲート電極２２の側面上には、オフセットサイドウォール２３ａと、オフセットサイドウォール２３ａの外側に配置するサイドウォール２３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール２３ａ及びサイドウォール２３ｂの下に位置する領域にはＮ型エクステンション領域２４が形成され、Ｎ型エクステンション領域２４の下に位置する領域にはＰ型ポケット領域２５が形成されている。また、半導体基板１のうちサイドウォール２３ｂの外側に位置する領域にはＮ型ソース・ドレイン領域２６が形成されている。また、ゲート電極２２およびＮ型ソース・ドレイン領域２６の上にはシリサイド層２７が形成されている。
ＳＲＡＭアクセス領域ＳＡには、半導体基板１の上に、ゲート絶縁膜３１を挟んでゲート電極３２が形成されている。そして、ゲート電極３２の側面上には、オフセットサイドウォール３３ａと、オフセットサイドウォール３３ａの外側に配置するサイドウォール３３ｂとが形成されている。半導体基板１のうちサイドウォール３３ｂの下に位置する領域にはＮ型エクステンション領域３４が形成され、Ｎ型エクステンション領域３４の下に位置する領域にはＰ型ポケット領域３５が形成されている。また、半導体基板１のうちサイドウォール３３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域３６が形成されている。また、ゲート電極３２およびＮ型ソース・ドレイン領域３６の上にはシリサイド層３７が形成されている。
ＳＲＡＭロード領域ＳＬの周囲を囲むシャロートレンチ素子分離２の上には、ゲート配線４２と、ゲート配線４２の上面上に設けられたシリサイド層４７と、ゲート配線４２の側面上に設けられたオフセットサイドウォール４３ａと、オフセットサイドウォール４３ａの側面上に設けられたサイドウォール４３ｂとが形成されている。ゲート配線４２は、ＳＲＡＭにおける隣接する他のトランジスタ（図示せず）のゲート電極と共通の膜がシャロートレンチ素子分離２の上まで延びて形成されたものである。
そして、ＳＲＡＭロード領域ＳＬにおけるゲート電極１２およびＰ型ソース・ドレイン領域１６ならびにＳＲＡＭドライブ領域ＳＤにおけるゲート電極２２およびＮ型ソース・ドレイン領域の上には、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させる絶縁膜（引っ張り応力を発生させる絶縁膜のことを、以下では「引っ張り応力含有絶縁膜」と称する）５０が形成されている。なお、本明細書における応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。従って、本明細書における引っ張り応力含有絶縁膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して引っ張り応力を生じさせる絶縁膜を意味する。
一方、ＳＲＡＭアクセス領域ＳＡにおけるゲート電極３２およびＮ型ソース・ドレイン領域３６の上には、引っ張り応力含有絶縁膜５０と、その上に配置する、プラズマ−ＣＶＤ法により形成された圧縮応力を発生させる絶縁膜（圧縮応力を発生させる絶縁膜を、以下では「圧縮応力含有絶縁膜」と称する）５１が形成されている。本明細書における圧縮応力含有絶縁膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して圧縮応力を生じさせる絶縁膜を意味する。なお、本実施形態の構造では、引っ張り応力含有絶縁膜５０と圧縮応力含有絶縁膜５１とが逆の順番で積層されていてもよい。
そして、各領域ＳＬ、ＳＤ、ＳＡにおいて、圧縮応力含有絶縁膜５１および引っ張り応力含有絶縁膜５０の上は、層間絶縁膜３によって覆われている。そして、各領域ＳＬ、ＳＤ、ＳＡには、層間絶縁膜３、圧縮応力含有絶縁膜５１および引っ張り応力含有絶縁膜５０を貫通してシリサイド層１７、２７、３７に到達するコンタクト４が形成されている。また、また、ＳＲＡＭロード領域ＳＬ及びゲート配線４２形成領域には、層間絶縁膜３および引っ張り応力含有絶縁膜５０を貫通してＰ型ソース・ドレイン領域１６の上のシリサイド層１７とゲート配線４２の上のシリサイド層４７に接触するように、シェアードコンタクト５が形成されている。
次に、本実施形態における半導体装置の製造方法について、図２（ａ）〜図５（ｂ）を参照しながら説明する。図２（ａ）〜図５（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
本実施形態の製造方法では、まず図２（ａ）に示す構造を得るために以下の工程を行う。まず、半導体基板１に形成されたシャロートレンチ素子分離２によって区画されたＳＲＡＭロード領域ＳＬ、ＳＲＡＭドライブ領域ＳＤおよびＳＲＡＭアクセス領域ＳＡの半導体基板１からなる各活性領域上に、ゲート絶縁膜１１、２１、３１およびゲート電極１２、２２、３２を形成する。同時に、シャロートレンチ素子分離２の上に、ゲート配線４２を形成する。次に、ゲート電極１２、２２、３２およびゲート配線４２の側面上に、オフセットサイドウォール１３ａ、２３ａ、３３ａ、４３ａを形成する。
続いて、ＳＲＡＭドライブ領域ＳＤおよびＳＲＡＭアクセス領域ＳＡに、ゲート電極２２、３２及びオフセットサイドウォール２３ａ、３３ａをマスクにして、Ｎ型不純物である例えばヒ素イオンを、加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域２４、３４を形成する。次に、Ｐ型不純物である例えばボロンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入（ウェハを回転させて４方向から注入）し、Ｐ型ポケット領域２５、３５を形成する。このＰ型ポケット領域２５、３５は、Ｎ型エクステンション領域２４、３４の底面を覆うように形成する。
次に、ＳＲＡＭロード領域ＳＬに、ゲート電極１２及びオフセットサイドウォール１３ａをマスクにして、Ｐ型不純物である例えばボロンイオンを、加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域１４を形成する。次に、Ｎ型不純物である例えばリンイオンを、加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域１５を形成する。このＮ型ポケット領域１５は、Ｐ型エクステンション領域１４の底面を覆うように形成する。
次に、基板上の全面にシリコン窒化膜を形成した後、エッチバック法によりシリコン窒化膜をエッチングして、各ゲート電極１２、２２、３２およびゲート配線４２の側面上に、オフセットサイドウォール１３ａ、２３ａ、３３ａ、４３ａを介してサイドウォール１３ｂ、２３ｂ、３３ｂ、４３ｂを形成する。その後、ＳＲＡＭドライブ領域ＳＤおよびＳＲＡＭアクセス領域ＳＡに、ゲート電極２２、３２、オフセットサイドウォール２３ａ、３３ａ及びサイドウォール２３ｂ、３３ｂをマスクにして、Ｎ型不純物である例えば砒素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注入する。さらに連続して、Ｎ型不純物である例えばリンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入し、Ｎ型ソース・ドレイン領域２６、３６を形成する。
次に、ＳＲＡＭロード領域ＳＬに、ゲート電極１２、オフセットサイドウォール１３ａ及びサイドウォール１３ｂをマスクにして、Ｐ型不純物である例えばボロンイオンを、加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入し、Ｐ型ソース・ドレイン領域１６を形成する。
次に、各ゲート電極１２、２２、３２の上、ゲート配線４２の上およびソース・ドレイン領域１６、２６、３６の上に、サリサイド技術を用いてシリサイド層１７、２７、３７、４７を選択的に形成する。以上の工程により、図２（ａ）に示す構造が得られる。
次に、図２（ｂ）に示す工程で、基板の上全体に、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜５０を形成する。
次に、図３（ａ）に示す工程で、基板の上全体に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜５１を形成する。
次に、図３（ｂ）に示す工程で、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭドライブ領域ＳＤを開口し、ＳＲＡＭアクセス領域ＳＡの上を覆うレジストからなる第１のマスク５２を形成する。その後、第１のマスク５２をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭドライブ領域ＳＤにおける圧縮応力含有絶縁膜５１をエッチオフする。
次に、図４（ａ）に示す工程で、第１のマスク５２を除去する。なお、この時点では、ＳＲＡＭアクセス領域ＳＡでは、圧縮応力含有絶縁膜５１および引っ張り応力含有絶縁膜５０が積層で存在する。１方、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭドライブ領域ＳＤには、引っ張り応力含有絶縁膜５０のみが存在する。
次に、図４（ｂ）に示す工程で、基板上の全体に酸化膜からなる層間絶縁膜３を形成する。
次に、図５（ａ）に示す工程で、各領域ＳＬ、ＳＤ、ＳＡには、層間絶縁膜３、圧縮応力含有絶縁膜５１および引っ張り応力含有絶縁膜５０を貫通してシリサイド層１７、２７、３７に到達するコンタクトホール４ａを形成する。また、ＳＲＡＭロード領域ＳＬ及びゲート配線４２形成領域には、層間絶縁膜３および引っ張り応力含有絶縁膜５０を貫通してＰ型ソース・ドレイン領域１６の上のシリサイド層１７とゲート配線４２の上のシリサイド層４７に到達するシェアードコンタクトホール５ａを形成する。
次に、図５（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト４およびシェアードコンタクト５を形成する。なお、埋め込みコンタクト４およびシェアードコンタクト５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態の半導体装置によると、アクセストランジスタの上を引っ張り応力含有絶縁膜５０および圧縮応力含有絶縁膜５１で覆い、ドライブトランジスタの上を引っ張り応力含有絶縁膜５０で覆っている。これらのトランジスタはＮ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が向上し、圧縮応力が加えられると駆動力が低下する。本実施形態では、ＳＲＡＭドライブ領域ＳＤは、引っ張り応力含有絶縁膜５０で覆われているため、ドライブトランジスタの駆動力が向上する。一方、ＳＲＡＭアクセス領域ＳＡには、圧縮応力含有絶縁膜５１および引っ張り応力含有絶縁膜５０からなるが積層膜で覆われているため、引っ張り応力含有絶縁膜５０の引っ張り応力が圧縮応力含有絶縁膜５１の圧縮応力によって相殺されるため、ドライブトランジスタに比べてアクセストランジスタの駆動力の向上が図れない。したがって、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。よって、ＳＲＡＭの誤動作を抑制することができ、ノイズマージンを改善することができる。
なお、本実施形態では、アクセストランジスタおよびドライブトランジスタがＮ型ＭＩＳトランジスタである場合について説明した。しかしながら、アクセストランジスタおよびドライブトランジスタがＰ型ＭＩＳトランジスタであってもよい。この場合には、アクセストランジスタを引っ張り応力含有絶縁膜および圧縮応力含有絶縁膜の積層膜で覆い、ドライブトランジスタを圧縮応力含有絶縁膜のみで覆えばよい。Ｐ型ＭＩＳトランジスタでは、チャネルに圧縮応力が加えられると駆動力が向上し、引っ張り応力が加えられると駆動力が低下する。したがって、この場合にも、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。
また、本実施形態では、アクセストランジスタ形成領域ＳＡにおいて、引っ張り応力含有絶縁膜５０の上に圧縮応力含有絶縁膜５１を形成したが、これらの積層の順番は逆であってもよい。
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ＳＲＡＭアクセス領域ＳＡにおけるゲート電極３２およびＮ型ソース・ドレイン領域３６の上に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜６１のみが形成されている。それ以外の構造は第１の実施形態と同様であるので、その詳細な説明は省略する。
次に、本実施形態における半導体装置の製造方法について、図７（ａ）〜図１０（ｂ）を参照しながら説明する。図７（ａ）〜図１０（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
本実施形態の製造方法では、第１の実施形態で述べた方法と同様の方法を用いて、図７（ａ）に示す構造を形成する。
次に、図７（ｂ）に示す工程で、基板の上全体に、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜６０を形成する。
次に、図８（ａ）に示す工程で、基板の上に、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭドライブ領域ＳＬを覆い、ＳＲＡＭアクセス領域ＳＡを開口するレジストからなる第１のマスク６２を形成する。その後、第１のマスク６２をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭアクセス領域ＳＡにおける引っ張り応力含有絶縁膜６０をエッチオフする。
次に、図８（ｂ）に示す工程で、第１のマスク６２を除去した後、基板の上全体に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜６１を形成する。
次に、図９（ａ）に示す工程で、基板の上に、ＳＲＡＭアクセス領域ＳＡを覆い、ＳＲＡＭドライブ領域ＳＤおよびＳＲＡＭロード領域ＳＬを開口するレジストからなる第２のマスク６３を形成する。その後、第２のマスク６３をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭドライブ領域ＳＤおよびＳＲＡＭロード領域ＳＬにおける圧縮応力含有絶縁膜６１をエッチオフする。
次に、図９（ｂ）に示す工程で、第２のマスク６３を除去する。なお、この時点では、ＳＲＡＭアクセス領域ＳＡでは圧縮応力含有絶縁膜６１が存在し、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭドライブ領域ＳＤでは引っ張り応力含有絶縁膜６０が存在している。
次に、図１０（ａ）に示す工程で、基板上の全体に酸化膜からなる層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５１をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
次に、図１０（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト４およびシェアードコンタクト５を形成する。なお、埋め込みコンタクト４およびシェアードコンタクト５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態の半導体装置によると、アクセストランジスタの上を圧縮応力含有絶縁膜６１で覆い、ドライブトランジスタの上を引っ張り応力含有絶縁膜６０で覆っている。これらのトランジスタはＮ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が向上し、圧縮応力が加えられると駆動力が低下する。したがって、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。よって、ＳＲＡＭの誤動作を抑制することができ、ノイズマージンを改善することができる。
なお、本実施形態では、アクセストランジスタおよびドライブトランジスタがＮ型ＭＩＳトランジスタである場合について説明した。しかしながら、アクセストランジスタおよびドライブトランジスタがＰ型ＭＩＳトランジスタであってもよい。この場合には、アクセストランジスタを引っ張り応力含有絶縁膜で覆い、ドライブトランジスタを圧縮応力含有絶縁膜で覆えばよい。Ｐ型ＭＩＳトランジスタでは、チャネルに圧縮応力が加えられると駆動力が向上し、引っ張り応力が加えられると駆動力が低下する。したがって、この場合にも、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。
（第３の実施形態）
図１１は、本発明の第３の実施形態における半導体装置の構造を示す断面図である。図１１に示すように、本実施形態の半導体装置では、ＳＲＡＭロード領域ＳＬにおけるゲート電極１２およびソース・ドレイン領域１６の上およびＳＲＡＭアクセス領域ＳＡにおけるゲート電極３２およびソース・ドレイン領域３６の上に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜７０のみが形成されている。また、ＳＲＡＭドライブ領域ＳＤにおけるゲート電極２２およびソース・ドレイン領域２６の上に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜７０と、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜７１との積層膜が形成されている。それ以外の構造は第１の実施形態と同様であるので、その詳細な説明は省略する。
次に、本実施形態における半導体装置の製造方法について、図１２（ａ）〜図１５（ｂ）を参照しながら説明する。図１２（ａ）〜図１５（ｂ）は、本発明の第３の実施形態における半導体装置の製造工程を示す断面図である。
本実施形態の製造方法では、第１の実施形態で述べた方法と同様の方法を用いて、図１２（ａ）に示す構造を形成する。
次に、図１２（ｂ）に示す工程で、基板の上全体に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜７０を形成する。
次に、図１３（ａ）に示す工程で、圧縮応力含有絶縁膜７０上に、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜７１を形成する。
次に、図１３（ｂ）に示す工程で、ＳＲＡＭドライブ領域ＳＤを覆い、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域を露出するレジストからなる第１のマスク７２を形成する。
次に、図１４（ａ）に示す工程で、第１のマスク７２をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡにおける引っ張り応力含有絶縁膜７１を除去する。
次に、図１４（ｂ）に示す工程で、第１のマスク７２を除去する。なお、この時点では、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡでは圧縮応力含有絶縁膜７０が存在し、ＳＲＡＭドライブ領域ＳＤでは圧縮応力含有絶縁膜７０及び引っ張り応力含有絶縁膜７１が積層で存在している。
次に、図１５（ａ）に示す工程で、基板上の全体に酸化膜からなる層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜７１、圧縮応力含有絶縁膜７０をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
次に、図１５（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト４およびシェアードコンタクト５を形成する。なお、埋め込みコンタクト４およびシェアードコンタクト５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態の半導体装置によると、アクセストランジスタの上を圧縮応力含有絶縁膜７０で覆い、ドライブトランジスタの上を圧縮応力含有絶縁膜７０および引っ張り応力含有絶縁膜７１で覆っている。これらのトランジスタはＮ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が向上し、圧縮応力が加えられると駆動力が低下する。本実施形態では、ＳＲＡＭアクセス領域は、圧縮応力含有絶縁膜７０で覆われているため、アクセストランジスタの駆動力が低下する。一方、ＳＲＡＭドライブ領域ＳＤは圧縮応力含有絶縁膜７０および引っ張り応力含有絶縁膜７１からなるが積層膜で覆われているため、圧縮応力含有絶縁膜７０の圧縮応力が引っ張り応力含有絶縁膜７１の引っ張り応力によって相殺されるため、アクセストランジスタに比べてドライブトランジスタの駆動力の低下が抑制される。したがって、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。よって、ＳＲＡＭの誤動作を抑制することができ、ノイズマージンを改善することができる。
また、本実施形態では、ロードトランジスタの上を圧縮応力含有絶縁膜７０で覆っている。ロードトランジスタはＰ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が低下し、圧縮応力が加えられると駆動力が向上する。したがって、本実施形態では、ロードトランジスタの駆動力も向上させることができる。
なお、本実施形態では、アクセストランジスタおよびドライブトランジスタがＮ型ＭＩＳトランジスタである場合について説明した。しかしながら、アクセストランジスタおよびドライブトランジスタがＰ型ＭＩＳトランジスタであってもよい。この場合には、アクセストランジスタを引っ張り応力含有絶縁膜で覆い、ドライブトランジスタを圧縮応力含有絶縁膜および引っ張り応力含有絶縁膜で覆えばよい。Ｐ型ＭＩＳトランジスタでは、チャネルに圧縮応力が加えられると駆動力が向上し、引っ張り応力が加えられると駆動力が低下する。したがって、この場合にも、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。
（第４の実施形態）
図１６は、本発明の第４の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ＳＲＡＭロード領域ＳＬにおけるゲート電極１２およびソース・ドレイン領域１６の上ならびにＳＲＡＭアクセス領域ＳＡにおけるゲート電極３２およびソース・ドレイン領域３６の上が圧縮応力含有絶縁膜８１により覆われ、ＳＲＡＭドライブ領域ＳＤにおけるゲート電極２２およびソース・ドレイン領域２６の上が引っ張り応力含有絶縁膜８０により覆われている。それ以外の構造は第１の実施形態と同様であるので、その詳細な説明は省略する。
次に、本実施形態における半導体装置の製造方法について、図１７（ａ）〜図２０（ｂ）を参照しながら説明する。図１７（ａ）〜図２０（ｂ）は、本発明の第４の実施形態における半導体装置の製造工程を示す断面図である。
本実施形態の製造方法では、第１の実施形態で述べた方法と同様の方法を用いて、図１７（ａ）に示す構造を形成する。
次に、図１７（ｂ）に示す工程で、基板の上全体に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜８１を形成する。
次に、図１８（ａ）に示す工程で、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡの上を覆い、ＳＲＡＭドライブ領域ＳＤを開口するレジストからなる第１のマスク８２を形成する。その後、第１のマスク６２をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭドライブ領域ＳＤにおける圧縮応力含有絶縁膜８１をエッチオフする。
次に、図１８（ｂ）に示す工程で、第１のマスク６２を除去した後、基板の上全体に、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜８０を形成する。
次に、図１９（ａ）に示す工程で、基板の上に、ＳＲＡＭドライブ領域ＳＤの上を覆い、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡを開口するレジストからなる第２のマスク８３を形成する。その後、第２のマスク８３をエッチングマスクとしてエッチングを行うことにより、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡに位置する引っ張り応力含有絶縁膜８０をエッチオフする。
次に、図１９（ｂ）に示す工程で、第２のマスク８３を除去する。なお、この時点では、ＳＲＡＭロード領域ＳＬおよびＳＲＡＭアクセス領域ＳＡに圧縮応力含有絶縁膜８１が形成され、ＳＲＡＭドライブ領域ＳＤに引っ張り応力含有絶縁膜８０が形成されている。
次に、図２０（ａ）に示す工程で、基板上の全体に酸化膜からなる層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜８０、圧縮応力含有絶縁膜８１をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
次に、図２０（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト４およびシェアードコンタクト５を形成する。なお、埋め込みコンタクト４およびシェアードコンタクト５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態の半導体装置によると、アクセストランジスタの上を圧縮応力含有絶縁膜８１で覆い、ドライブトランジスタの上を引っ張り応力含有絶縁膜８０で覆っている。これらのトランジスタはＮ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が向上し、圧縮応力が加えられると駆動力が低下する。したがって、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。よって、ＳＲＡＭの誤動作を抑制することができ、ノイズマージンを改善することができる。
また、本実施形態では、ロードトランジスタの上を圧縮応力含有絶縁膜８１で覆っている。ロードトランジスタはＰ型ＭＩＳトランジスタであるため、チャネルに引っ張り応力が加えられると駆動力が低下し、圧縮応力が加えられると駆動力が向上する。したがって、本実施形態では、ロードトランジスタの駆動力も向上させることができる。
なお、本実施形態では、アクセストランジスタおよびドライブトランジスタがＮ型ＭＩＳトランジスタである場合について説明した。しかしながら、アクセストランジスタおよびドライブトランジスタがＰ型ＭＩＳトランジスタであってもよい。この場合には、アクセストランジスタを引っ張り応力含有絶縁膜および圧縮応力含有絶縁膜の積層膜で覆い、ドライブトランジスタを圧縮応力含有絶縁膜のみで覆えばよい。Ｐ型ＭＩＳトランジスタでは、チャネルに圧縮応力が加えられると駆動力が向上し、引っ張り応力が加えられると駆動力が低下する。したがって、この場合にも、アクセストランジスタの駆動力をドライブトランジスタの駆動力よりも低下させることができる。
（第５の実施形態）
図２１は、本発明の第５の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ロジック用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ロジック領域ＬＮ、ロジック用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ロジック領域ＬＰ、ＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ＳＲＡＭ領域ＳＰおよびＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ＳＲＡＭ領域ＳＮが配置している。各領域ＬＮ、ＰＬ、ＰＳ、ＮＳはシャロートレンチ素子分離２によって互いに電気的に分離されている。
Ｎ型ロジック領域ＬＮには、半導体基板１０１の上に、ゲート絶縁膜１１１を挟んでゲート電極１１２が形成されている。そして、ゲート電極１１２の側面上には、オフセットサイドウォール１１３ａと、オフセットサイドウォール１１３ａの外側に配置するサイドウォール１１３ｂとが形成されている。半導体基板１０１のうちオフセットサイドウォール１１３ａ及びサイドウォール１１３ｂの下に位置する領域には、Ｎ型エクステンション領域１１４が形成され、Ｎ型エクステンション領域１１４の下に位置する領域にはＰ型ポケット領域１１５が形成されている。また、半導体基板１０１のうちサイドウォール１１３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域１１６が形成されている。また、ゲート電極１１２およびＮ型ソース・ドレイン領域１１６の上にはシリサイド層１１７が形成されている。
Ｎ型ロジック領域ＬＮにおけるゲート電極１１２、オフセットサイドウォール１１３ａ、サイドウォール１１３ｂおよびＮ型ソース・ドレイン領域１１６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力含有絶縁膜１５０が形成されている。
Ｐ型ロジック領域ＬＰには、半導体基板１０１の上に、ゲート絶縁膜１２１を挟んでゲート電極１２２が形成されている。そして、ゲート電極１２２の側面上には、オフセットサイドウォール１２３ａと、オフセットサイドウォール１２３ａの外側に配置するサイドウォール１２３ｂとが形成されている。半導体基板１０１のうちオフセットサイドウォール１２３ａ及びサイドウォール１２３ｂの下に位置する領域には、Ｐ型エクステンション領域１２４が形成され、Ｐ型エクステンション領域１２４の下に位置する領域にはＮ型ポケット領域１２５が形成されている。また、半導体基板１０１のうちサイドウォール１２３ｂの外側に位置する領域にはＰ型ソース・ドレイン領域１２６が形成されている。また、ゲート電極１２２およびＰ型ソース・ドレイン領域１２６の上にはシリサイド層１２７が形成されている。
Ｐ型ロジック領域ＬＰにおけるゲート電極１２２、オフセットサイドウォール１２３ａ、サイドウォール１２３ｂおよびＰ型ソース・ドレイン領域１２６の上には、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力含有絶縁膜１６０が形成されている。
また、Ｐ型ＳＲＡＭ領域ＳＰには、半導体基板１０１の上に、ゲート絶縁膜１３１を挟んでゲート電極１３２が形成されている。そして、ゲート電極１３２の側面上には、オフセットサイドウォール１３３ａと、オフセットサイドウォール１３３ａの外側に配置するサイドウォール１３３ｂとが形成されている。半導体基板１０１のうちサイドウォール１３３ｂの下に位置する領域には、Ｐ型エクステンション領域１３４が形成され、Ｐ型エクステンション領域１３４の下に位置する領域には、Ｎ型ポケット領域１３５が形成されている。また、半導体基板１０１のうちサイドウォール１３３ｂの外側に位置する領域には、Ｐ型ソース・ドレイン領域１３６が形成されている。また、ゲート電極１３２およびＰ型ソース・ドレイン領域１３６の上にはシリサイド層１３７が形成されている。
Ｐ型ＳＲＡＭ領域ＳＰにおけるゲート電極１３２、オフセットサイドウォール１３３ａ、サイドウォール１３３ｂおよびＰ型ソース・ドレイン領域１３６の上には、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力含有絶縁膜１６０が形成されている。
Ｎ型ＳＲＡＭ領域ＳＮには、半導体基板１０１の上に、ゲート絶縁膜１４１を挟んでゲート電極１４２が形成されている。そして、ゲート電極１４２の側面上には、オフセットサイドウォール１４３ａと、オフセットサイドウォール１４３ａの外側に配置するサイドウォール１４３ｂとが形成されている。半導体基板１０１のうちオフセットサイドウォール１４３ａ及びサイドウォール１４３ｂの下に位置する領域には、Ｎ型エクステンション領域１４４が形成され、Ｎ型エクステンション領域１４４の下に位置する領域には、Ｐ型ポケット領域１４５が形成されている。また、半導体基板１０１のうちサイドウォール１４３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域１４６が形成されている。また、ゲート電極１４２およびＮ型ソース・ドレイン領域１４６の上にはシリサイド層１４７が形成されている。
Ｎ型ＳＲＡＭ領域ＳＮにおけるゲート電極１４２、オフセットサイドウォール１４３ａ、サイドウォール１４３ｂおよびＮ型ソース・ドレイン領域１４６の上には、引っ張り応力含有絶縁膜１５０が形成されている。
そして、各領域ＬＮ、ＰＬ、ＰＳ、ＮＳにおいて、引っ張り応力含有絶縁膜１５０および圧縮応力含有絶縁膜１６０の上は、層間絶縁膜３によって覆われている。そして、各領域ＬＮ、ＰＬ、ＰＳ、ＮＳには、引っ張り応力含有絶縁膜１５０、圧縮応力含有絶縁膜１６０および層間絶縁膜３を貫通してシリサイド層１１７、１２７、１３７、１４７に到達するコンタクト４が形成されている。
次に、本実施形態における半導体装置の製造方法について、図２２（ａ）〜図２６（ｂ）を参照しながら説明する。図２２（ａ）〜図２６（ｂ）は、本発明の第５の実施形態における半導体装置の製造工程を示す断面図である。
本発明の製造方法では、まず図２２（ａ）に示す構造を形成するために以下のような工程を行う。まず、半導体基板１０１に形成されたシャロートレンチ素子分離１０２によって区画されたＮ型ロジック領域ＬＮ、Ｐ型ロジック領域ＬＰ、Ｐ型ＳＲＡＭ領域ＳＰ、Ｎ型ＳＲＡＭ領域ＳＮの半導体基板１０１からなる各活性領域上に、ゲート絶縁膜１１１、１２１、１３１、１４１およびゲート電極１１２、１２２、１３２、１４２を形成する。次に、ゲート電極１１２、１２２、１３２、１４２の側面上に、オフセットサイドウォール１１３ａ、１２３ａ、１３３ａ、１４３ａを形成する。
続いて、Ｎ型ロジック領域ＬＮおよびＮ型ＳＲＡＭ領域ＳＮに、Ｎ型不純物である例えばヒ素イオンを、加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域１１４、１４４を形成する。次に、Ｐ型不純物である例えばボロンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入し、Ｐ型ポケット領域１１５、１４５を形成する。このＰ型ポケット領域１１５、１４５は、Ｎ型エクステンション領域１１４、１４４の底面を覆うように形成する。
次に、Ｐ型ロジック領域ＬＰおよびＰ型ＳＲＡＭ領域ＳＰに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域１２４、１３４を形成する。次に、Ｎ型不純物である例えばリンイオンを、加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域１２５、１３５を形成する。このＮ型ポケット領域１２５、１３５は、Ｐ型エクステンション領域１２４、１３４の底面を覆うように形成する。
次に、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜を形成する。その後、エッチバック法によりシリコン窒化膜をエッチングして、各ゲート電極１１２、１２２、１３２、１４２の側面上に、オフセットサイドウォール１１３ａ、１２３ａ、１３３ａ、１４３ａを介してサイドウォール１１３ｂ、１２３ｂ、１３３ｂ、１４３ｂを形成する。その後、Ｎ型ロジック領域ＬＮおよびＮ型ＳＲＡＭ領域ＳＮに、Ｎ型不純物である例えば砒素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注する。さらに、Ｎ型不純物である例えばリンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入する。これにより、Ｎ型ソース・ドレイン領域１１６、１４６を形成する。
次に、Ｐ型ロジック領域ＬＰおよびＰ型ＳＲＡＭ領域ＳＰに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入し、Ｐ型ソース・ドレイン領域１２６、１３６を形成する。
次に、各ゲート電極１１２、１２２、１３２、１４２の上およびソース・ドレイン領域１１６、１２６、１３６、１４６の上に、サリサイド技術を用いてシリサイド層１１７、１２７、１３７、１４７を選択的に形成する。
次に、図２２（ｂ）に示す工程で、基板上の全面に、ＬＰ−ＣＶＤ法により形成された引っ張り応力を発生させるシリコン窒化膜からなる引っ張り応力含有絶縁膜１５０を形成する。
次に、図２３（ａ）に示す工程で、基板上に、Ｎ型ロジック領域ＬＮ及びＮ型ＳＲＡＭ領域ＳＮを覆い、Ｐ型ＳＲＡＭ領域ＳＰおよびＰ型ロジック領域ＬＰに開口を有するレジストからなる第１のマスク１５２を形成する。その後、第１のマスク１５２をエッチングマスクとしてエッチングを行うことにより、Ｐ型ＳＲＡＭ領域ＳＰおよびＰ型ロジック領域ＬＰに位置する引っ張り応力含有絶縁膜１５０を除去する。
次に、図２３（ｂ）に示す工程で、基板上の全面に、プラズマＣＶＤ法により形成された圧縮応力を発生させるシリコン窒化膜からなる圧縮応力含有絶縁膜１６０を形成する。
次に、図２４（ａ）に示す工程で、基板上に、Ｐ型ロジック領域ＬＰ及びＰ型ＳＲＡＭ領域ＳＰを覆い、Ｎ型ロジック領域ＬＮおよびＮ型ＳＲＡＭ領域ＳＮに開口を有するレジストからなる第２のマスク１５３を形成する。
次に、図２４（ｂ）に示す工程で、第２のマスク１５３を除去する。なお、この時点では、Ｐ型ＳＲＡＭ領域ＳＰおよびＰ型ロジック領域ＬＰに圧縮応力含有絶縁膜１６０が形成され、Ｎ型ロジック領域ＬＮ及びＮ型ＳＲＡＭ領域ＳＮに引っ張り応力含有絶縁膜１５０が形成されている。
次に、図２５（ａ）に示す工程で、基板上の全面に酸化膜からなる層間絶縁膜１０３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜１０３、引っ張り応力含有絶縁膜１５０および圧縮応力含有絶縁膜１６０をエッチングして、シリサイド層１１７、１２７、１３７、１４７に到達するコンタクトホール１０４ａを形成する。
次に、図２５（ｂ）に示す工程で、コンタクトホール１０４ａに、埋め込みコンタクト１０４を形成する。なお、埋め込みコンタクト１０４は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
本実施形態では、ロジック領域ではＭＩＳトランジスタの駆動力を向上させることができると共に、ＳＲＡＭ領域ではＭＩＳトランジスタの駆動力を低下させることができる。このように、用途に応じて駆動力を調整することができる。
以上のように、本発明は、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの能力の調整に有用である。
本発明の第１の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。 本発明の第４の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。 本発明の第５の実施形態における半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、第５の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第５の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第５の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、第５の実施形態における半導体装置の製造工程を示す断面図である。 従来において、ＭＩＳトランジスタの上にストレスを有する膜が形成された構造を示す断面図である。 従来においてＳＲＡＭを構成するトランジスタの配置を示す平面図である。
符号の説明
１ 半導体基板
２ シャロートレンチ素子分離
３ 層間絶縁膜
４ コンタクト
４ａ コンタクトホール
５ シェアードコンタクト
５ａ シェアードコンタクトホール
１１、２１、３１ ゲート絶縁膜
１２、２２、３２ ゲート電極
１３ａ、２３ａ、３３ａ、４３ａ オフセットサイドウォール
１３ｂ、２３ｂ、３３ｂ、４３ｂ サイドウォール
１４、２４、３４ エクステンション領域
１５、２５、３５ ポケット領域
１６、２６、３６ ソース・ドレイン領域
１７、２７、３７、４７ シリサイド層
４２ ゲート配線
５０ 引っ張り応力含有絶縁膜
５１ 圧縮応力含有絶縁膜
５２ 第１のマスク
６０ 引っ張り応力含有絶縁膜
６１ 圧縮応力含有絶縁膜
６２ 第１のマスク
６３ 第２のマスク
７０ 圧縮応力含有絶縁膜
７１ 引っ張り応力含有絶縁膜
７２ 第１のマスク
８０ 引っ張り応力含有絶縁膜
８１ 圧縮応力含有絶縁膜
８２ 第１のマスク
８３ 第２のマスク
１０１ 半導体基板
１０２ シャロートレンチ素子分離
１０３ 層間絶縁膜
１０４ コンタクト
１０４ａ コンタクトホール
１０５ シェアードコンタクト
１０５ａ シェアードコンタクトホール
１１１、１２１、１３１、１４１ ゲート絶縁膜
１１２、１２２、１３２、１４２ ゲート電極
１１３ａ、１２３ａ、１３３ａ、１４３ａ オフセットサイドウォール
１１４、１２４、１３４、１４４ エクステンション領域
１１５、１２５、１３５、１４５ ポケット領域
１１６、１２６、１３６、１４６ ソース・ドレイン領域
１１６、１４６ Ｎ型ソース・ドレイン領域
１１７、１２７、１３７、１４７ シリサイド層
１２３ａ オフセットサイドウォール
１５０ 引っ張り応力含有絶縁膜
１６０ 圧縮応力含有絶縁膜

Claims (9)

  1. 半導体層に形成されたシャロートレンチ素子分離領域によって区画された前記半導体層からなる第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成されたＮ型の第１のソース・ドレイン領域とを有する第１のＭＩＳトランジスタと、
    前記第１のソース・ドレイン領域および前記第１のゲート電極の上方を覆う、圧縮応力を有する第１の絶縁膜と、
    前記半導体層に形成された前記シャロートレンチ素子分離領域によって区画された前記半導体層からなる第２の活性領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成されたＮ型の第２のソース・ドレイン領域とを有する第２のＭＩＳトランジスタと、
    前記第２のソース・ドレイン領域および前記第２のゲート電極の上方を覆う、引っ張り応力を有する第２の絶縁膜と、
    前記半導体層に形成された前記シャロートレンチ素子分離領域によって区画された前記半導体層からなる第３の活性領域の上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の上に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成されたＰ型の第３のソース・ドレイン領域とを有する第３のＭＩＳトランジスタと、
    前記第３のソース・ドレイン領域および前記第３のゲート電極の上方を覆う、圧縮応力を有する第３の絶縁膜と、
    前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜の上方を覆う層間絶縁膜とを備え、
    前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域は、前記シャロートレンチ素子分離領域によって互いに電気的に分離されており、
    前記第１の絶縁膜及び前記第３の絶縁膜は、互いに同一の膜厚を有し、
    前記第１のＭＩＳトランジスタはＳＲＡＭのアクセストランジスタであって、前記第２のＭＩＳトランジスタはＳＲＡＭのドライブトランジスタであって、前記第３のＭＩＳトランジスタはＳＲＡＭのロードトランジスタである、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１の絶縁膜及び前記第３の絶縁膜は、プラズマＣＶＤ法により形成されたシリコン窒化膜からなり、
    前記第２の絶縁膜は、ＬＰ−ＣＶＤ法により形成されたシリコン窒化膜からなる、半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、
    前記第１のＭＩＳトランジスタの駆動力は、前記第２のＭＩＳトランジスタの駆動力に比べて低い、半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
    前記第１のゲート電極及び前記第１のソース・ドレイン領域の上に形成された第１のシリサイド層と、
    前記第２のゲート電極及び前記第２のソース・ドレイン領域の上に形成された第２のシリサイド層と、
    前記第３のゲート電極及び前記第３のソース・ドレイン領域の上に形成された第３のシリサイド層とをさらに備える、半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第３の活性領域の周囲を囲む前記シャロートレンチ素子分離領域上に形成されたゲート配線と、
    前記ゲート配線の上に形成された第４のシリサイド層とを備え、
    前記第３の絶縁膜は、前記ゲート配線の上方を覆うように形成されている、半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記層間絶縁膜及び前記第３の絶縁膜を貫通して、前記第３のソース・ドレイン領域上の前記第３のシリサイド層と前記ゲート配線上の前記第４のシリサイド層とに接触するように形成されたシェアードコンタクトをさらに備えている、半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記シェアードコンタクトは、バリア膜と金属膜とによって構成されている、半導体装置。
  8. 請求項５〜７のうちいずれか１項に記載の半導体装置であって、
    前記第１のＭＩＳトランジスタは、前記第１のゲート電極の側面上に形成された第１のオフセットサイドウォールと、前記第１のゲート電極の側面上に前記第１のオフセットサイドウォールを介して形成された第１のサイドウォールとを備え、
    前記第２のＭＩＳトランジスタは、前記第２のゲート電極の側面上に形成された第２のオフセットサイドウォールと、前記第２のゲート電極の側面上に前記第２のオフセットサイドウォールを介して形成された第２のサイドウォールとを備え、
    前記第３のＭＩＳトランジスタは、前記第３のゲート電極の側面上に形成された第３のオフセットサイドウォールと、前記第３のゲート電極の側面上に前記第３のオフセットサイドウォールを介して形成された第３のサイドウォールとを備え、
    前記ゲート配線の側面上に形成された第４のオフセットサイドウォールと、前記ゲート配線の側面上に前記第４のオフセットサイドウォールを介して形成された第４のサイドウォールとを備えている、半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記第１のＭＩＳトランジスタは、前記第１の活性領域のうち前記第１のオフセットサイドウォール及び前記第１のサイドウォールの下に位置する領域に形成されたＮ型の第１のエクステンション領域と、前記第１の活性領域のうち前記第１のエクステンション領域の下に位置する領域に形成されたＰ型の第１のポケット領域と、前記第１の活性領域のうち前記第１のサイドウォールの外側方に位置する領域に形成された前記第１のソース・ドレイン領域とを備え、
    前記第２のＭＩＳトランジスタは、前記第２の活性領域のうち前記第２のオフセットサイドウォール及び前記第２のサイドウォールの下に位置する領域に形成されたＮ型の第２のエクステンション領域と、前記第２の活性領域のうち前記第２のエクステンション領域の下に位置する領域に形成されたＰ型の第２のポケット領域と、前記第２の活性領域のうち前記第２のサイドウォールの外側方に位置する領域に形成された前記第２のソース・ドレイン領域とを備え、
    前記第３のＭＩＳトランジスタは、前記第３の活性領域のうち前記第３のオフセットサイドウォール及び前記第３のサイドウォールの下に位置する領域に形成されたＰ型の第３のエクステンション領域と、前記第３の活性領域のうち前記第３のエクステンション領域の下に位置する領域に形成されたＮ型の第３のポケット領域と、前記第３の活性領域のうち前記第３のサイドウォールの外側方に位置する領域に形成された前記第３のソース・ドレイン領域とを備えている、半導体装置。
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