JP3270250B2

JP3270250B2 - 半導体記憶装置及びその製造方法

Info

Publication number: JP3270250B2
Application number: JP19327894A
Authority: JP
Inventors: 敬山田; 真理子 ▲は▼生
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-17
Filing date: 1994-08-17
Publication date: 2002-04-02
Anticipated expiration: 2017-04-02
Also published as: JPH0864778A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にＤＲＡＭのメモリセル構造を改良した半導体記
憶装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタを用いた集積
回路、中でもＤＲＡＭは高集積化の一途を辿っている。
高集積化には微細加工技術が必要で、サブハーフミクロ
ンのリソグラフィ技術が開発されている。しかし、この
種のリソグラフィ技術においては、高集積化に伴いＬ／
Ｓのパターンに対して穴や残しパターンの微細化が益々
困難となっている。さらに、パターンの微細化に伴い、
一般に最小解像度の１／４以下の寸法を確保してきた合
わせ精度の達成が困難となっている。

【０００３】また、高集積化を行うには、従来のＭＯＳ
トランジスタでは次のような問題点があった。即ち、Ｍ
ＯＳトランジスタのゲート長が小さくなると、いわゆる
短チャネル効果によってしきい値が低下し、パンチ・ス
ルーを生じ、リーク電流の抑制が困難となる。ゲート電
極とソース・ドレインへのコンタクト或いは素子分離領
域とソース・ドレインへのコンタクトに余裕が必要で、
これが微細化にとって障害である。さらに、ゲート電極
の段差がその上の層の形成にとって障害となることであ
る。このため、集積化向上をはかるにも限度があった。

【０００４】ＭＯＳトランジスタを複数個直列に接続
し、これらのＭＯＳトランジスタの各ソース（或いはド
レイン）にそれぞれ情報記憶用キャパシタを接続したＮ
ＡＮＤ型ＤＲＡＭのメモリセル構造が知られている。こ
のようなアレイ方式は、ＭＯＳトランジスタを複数個直
列に接続しない場合に比べて、ビット線とのコンタクト
が少ないため、セル面積が小さくなると言う利点があ
る。しかしこの構造では、用いるセルがスタック型セル
であり、またセル面積が小さいため、必要な蓄積容量
（Ｃｓ）を得るにはキャパシタを極めて高く形成せざる
を得ない。このため、ビット線等の上層配線を形成する
時における下地段差は１μｍ以上と極めて大きな段差と
なり、上層配線の加工が極めて困難であった。

【０００５】また、チャネル部に溝を掘って実効チャネ
ル長を増大させた、いわゆるコンケイブＭＯＳトランジ
スタが微細化用のトランジスタとして有望視されてい
る。このコンケイブトランジスタは、従来用いられてい
るＬＯＣＯＳ法による素子分離を用いた場合、微細化が
困難となることから、トレンチ分離による素子分離を形
成する必要がある。この種のコンケイブトランジスタに
おいては、トランジスタのチャネルはトレンチに沿って
形成される。このとき、トレンチの底の角部において、
その形状から、チャネルを制御するゲート電極からの電
界が発散してしまい、この部分のチャネルが十分に形成
されないため、チャネル抵抗が増大し十分な駆動能力が
得られない。

【０００６】一方、１トランジスタ／１キャパシタのメ
モリセルに代わり、１個のＭＯＳトランジスタのみで１
個のメモリセルを構成するＤＲＡＭが提案されている
（特開平３−１７１７６８号公報）。これらのメモリセ
ルは、個々のトランジスタに対しそれぞれウェルを形成
することにより、またＳＯＩ基板上で個々のトランジス
タを素子分離によって分離することによって、個々のト
ランジスタが基板フローティング状態で独立に構成され
ている。このため、これらのメモリセルはトランジスタ
内にフローティング領域（ボディ）を有する。このＤＲ
ＡＭはボディに情報を記憶させるもので、その動作原理
は、トランジスタを動作させた際にドレイン付近でのイ
ンパクトイオン化により生じたキャリアをボディに注入
し、これによりボディのポテンシャル、ひいてはトラン
ジスタのしきい値電圧を変化させるものである。キャリ
アが溜った状態と溜っていない状態とで、大きく異なる
ドレイン電流値により情報読み出しを行うものである。

【０００７】しかしながら、この種のメモリセルは、平
面構成されるため微細化を行った際には、パターン的に
８Ｆ² となり微細化は難しい。また、微細化の際にはチ
ャネル長を短くせざるを得ず、短チャネル効果を回避す
ることが困難となる。このため、微細化によって集積度
を向上させることは非常に困難である。

【０００８】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、集積化に伴いゲート長が短く
なると、短チャネル効果が現れてしきい値の低下やリー
ク電流の増大を招く。また、ソース・ドレインへのコン
タクトに合わせ余裕が必要で、これが微細化にとって障
害となる。さらに、ゲート電極の段差がその上の層の形
成にとって障害となる。このような点から、集積化向上
をはかるにも限度があった。

【０００９】また、高集積化を支えるリソグラフィ技術
の問題として、穴／残しパターンの解像が困難であり、
さらに合わせ精度の破綻がある。このため、ＤＲＡＭ等
のさらなる高集積化のためには、以上の問題点をカバー
するような新たなデバイス構造が必要となる。

【００１０】また、１個のＭＯＳトランジスタによりメ
モリセルを形成した構造では、平面構造を取っているた
めにアレイ配置が８Ｆ² となり、さらに短チャネル効果
を回避することが難しく、集積度の点で問題があった。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、高集積化においても十
分なゲート長を確保することができ、且つソース・ドレ
インへのコンタクトをゲート電極や素子分離領域に対し
セルファライン的に形成することができ、且つゲート電
極による段差も生じない半導体記憶装置及びその製造方
法を提供することにある。

【００１２】また、本発明の他の目的は、１つのＭＯＳ
トランジスタでメモリセルを構成した構造にあっても、
短チャネル効果の防止と共に高集積化を可能とした半導
体記憶装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明では、基本的に全
てリソグラフィ技術にとって好ましいＬ／Ｓパターンの
みからなるメモリセル構造とした。さらに、合わせ精度
を必要としないようにセルフアラインプロセスを駆使し
た構造となっている。

【００１４】即ち、本発明（請求項１）は、１トランジ
スタ／１キャパシタからなるメモリセルをマトリックス
配置した半導体記憶装置において、絶縁膜上の半導体基
板に形成された絶縁膜まで達する素子分離用トレンチ
と、このトレンチにより分離され基板の下部に形成され
たビット線と、素子分離用トレンチと交差するように形
成されたビット線に達するワード線形成用トレンチと、
このワード線形成用トレンチ内に形成されたワード線
と、２つのトレンチにより形成された島状半導体領域の
上部にそれぞれ形成された蓄積電極と、これらの蓄積電
極上にキャパシタ絶縁膜を介して形成されたプレート電
極とを具備してなることを特徴とする。

【００１５】また、本発明（請求項２）は、１トランジ
スタ／１キャパシタからなるメモリセルをマトリックス
配置した半導体記憶装置において、絶縁膜上に第１〜第
３の半導体層を積層してなる半導体基板と、この半導体
基板に形成された絶縁膜まで達する素子分離用トレンチ
と、このトレンチと交差するように形成された第１の半
導体層に達するワード線形成用トレンチと、このワード
線形成用トレンチ内の少なくとも側部に形成されたワー
ド線と、２つのトレンチにより形成された島状半導体領
域の上部にキャパシタ絶縁膜を介して形成されたプレー
ト電極とを具備し、第１の半導体層はＭＯＳトランジス
タのソース兼ビット線をなし、第２の半導体層はＭＯＳ
トランジスタのチャネルをなし、第３の半導体層はＭＯ
Ｓトランジスタのドレイン兼キャパシタの蓄積電極をな
すことを特徴とする。

【００１６】また、本発明（請求項３）は、１トランジ
スタ／１キャパシタからなるメモリセルをマトリックス
配置してなる半導体記憶装置の製造方法において、絶縁
膜上に、ビット線及びＭＯＳトランジスタのソース拡散
層となる第１の半導体層とチャネルとなる第２の半導体
層を形成した後、第２及び第１の半導体層に絶縁膜に達
する素子分離用トレンチを形成し、素子分離用トレンチ
内に絶縁膜を埋込み形成し、次いで素子分離用トレンチ
と交差するように第１の半導体層に達するワード線形成
用トレンチを形成し、ワード線形成用トレンチ内の少な
くとも側部にワード線を形成し、次いで第２の半導体層
の表面にＭＯＳトランジスタのドレイン拡散層及びキャ
パシタの蓄積電極となる第３の半導体層を形成し、しか
るのち第３の半導体層の上部にキャパシタ絶縁膜を介し
てプレート電極を形成するようにした方法である。

【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 素子分離領域がライン状のトレンチ分離であるこ
と。 (2) 素子分離によって分離された半導体層が、そのまま
ビット線となること。 (3) ワード線は、素子分離及びビット線に直交する方向
に形成されたトレンチの中に埋込み形成されること。 (4) ビット線コンタクトは、素子分離形成用トレンチと
ワード線形成用トレンチとによって決まる領域にセルフ
アラインで形成されること。 (5) トランスファゲートは基板がフローティング若しく
は完全空乏化した縦型ＭＯＳトランジスタであること。 (6) キャパシタは、ビット線及びワード線より上部に形
成されていること。 (7) キャパシタの蓄積電極は、素子分離形成用トレンチ
とワード線形成用トレンチとでセルフアライン形成され
る島状素子領域の上部であること。

【００１８】また、本発明（請求項４）は、ＭＯＳトラ
ンジスタのみでメモリセルを構成した半導体記憶装置に
おいて、絶縁膜上の半導体基板に形成された絶縁膜まで
達する素子分離用トレンチと、このトレンチにより分離
され基板の下部で形成されたビット線と、素子分離用ト
レンチと交差するように形成された絶縁膜に達しないワ
ード線形成用トレンチと、ワード線形成用トレンチの側
壁で且つ各トレンチで囲まれた島状の素子領域の少なく
とも２面にゲート絶縁膜を介して形成されたワード線
と、素子領域上にコンタクトを介して接続されワード線
と同一方向に形成されたコントロール線とを具備してな
り、素子領域の少なくとも２面に形成されたワード線の
一方がトランジスタのゲート、他方がキャリアを蓄積す
るためのバックゲートとして働くことを特徴とする。

【００１９】また、本発明（請求項５）は、ＭＯＳトラ
ンジスタのみでメモリセルを構成した半導体記憶装置に
おいて、絶縁膜上の半導体基板に形成された絶縁膜に達
しない素子分離用トレンチと、このトレンチと交差する
ように形成された絶縁膜まで達するワード線形成用トレ
ンチと、このワード線形成用トレンチにより分離され基
板の下部で形成されたコントロール線と、ワード線形成
用トレンチの側壁で且つ各トレンチで囲まれた島状の素
子領域の少なくとも２面にゲート絶縁膜を介して形成さ
れたワード線と、素子領域上にコンタクトを介して接続
されワード線と交差する方向に形成されたビット線とを
具備してなり、素子領域の少なくとも２面に形成された
ワード線の一方がトランジスタのゲート、他方がキャリ
アを蓄積するためのバックゲートとして働くことを特徴
とする。

【００２０】

【作用】本発明（請求項１〜３）によれば、素子分離用
トレンチで分離された半導体基板の一部がビット線とな
り、さらにＭＯＳトランジスタのソース・ドレインの一
方を兼ねることになる。また、素子分離用トレンチとワ
ード線形成用トレンチで囲まれた部分が素子領域とな
り、ワード線形成用トレンチ内にワード線がセルフアラ
インで形成される。即ち、ワード線，ビット線，素子領
域，ビット線コンタクトがそれぞれセルフアライン的な
ラインパターンで形成されるため、合わせ精度に律速さ
れない微細なメモリセル構造が実現できる。また、チャ
ネル長は深さ方向にかせげるため、微細化しても十分な
チャネル長を確保できる。さらに、ゲート電極は素子領
域，素子分離領域共において、完全埋め込みされている
ため、ゲート電極による段差は生じない。従って、その
後のコンタクト，配線の形成が容易となる。

【００２１】また、本発明（請求項４，５）によれば、
縦型トランジスタを用いることから４Ｆ² のセルアレイ
が形成されるため、高集積化が可能となる。チャネル長
は面積に依存しないため、短チャネル効果を防ぐことが
でき、安定的なセル特性を実現することが可能である。
周辺回路も縦型トランジスタとすることにより、ゲート
を形成するためのマスクが不要となり、工程数を削減す
ることも可能となる。また、本構造では、ビット線或い
はコントロール線及び素子領域が全てセルフアラインで
形成されるため、合わせずれにも影響されにくく、微細
化にとって大きなメリットとなる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１〜図３は本発明の第１の実施例を説明
するためのもので、図１は平面図、図２は図１の矢視Ａ
−Ａ′断面図、図３（ａ）（ｂ）（ｃ）はそれぞれ図１
の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。

【００２３】Ｓｉ基板１１上にＳｉＯ₂ 膜（絶縁膜）１
２を介してＳｉ層（半導体基板）１３を形成したＳＯＩ
ウェハ１０のＳｉ層１３に、ＳｉＯ₂ 膜１２まで達する
深さのライン状パターンの素子分離用トレンチ２１が形
成されている。そして、トレンチ２１によって分離され
たＳｉ層１３の下部が、それぞれビット線を構成してい
る。

【００２４】トレンチ２１と直交する方向にライン状パ
ターンのワード線形成用トレンチ２３が形成され、その
側壁にワード線２５が埋め込まれている。両トレンチ２
１，２３によって囲まれた素子領域が、それぞれメモリ
セルを構成する。即ち、島状素子領域の上部はキャパシ
タの蓄積電極２７であって、キャパシタ絶縁膜２８を介
してプレート電極２９が形成され、下部はビット線へセ
ルフアライン的に接続され、その間は基板フローティン
グか或いはさらに完全空乏化の縦型トランジスタとなっ
ている。

【００２５】次に、本実施例装置の製造工程を、図４，
５を参照して説明する。なお、図４において（ａ）は平
面図、（ｂ）〜（ｄ）は（ａ）の矢視断面図であり、図
５において（ａ）は平面図、（ｂ）〜（ｅ）は（ａ）の
矢視断面図、（ｆ）は要部平面図である。

【００２６】ウェハとしては、少なくとも絶縁膜１２上
にＳｉ層１３が形成されたウェハを用いる。絶縁膜１２
としては、例えばシリコン酸化膜やシリコン窒化膜やそ
れらの複合膜等が考えられる。図面には示していない
が、絶縁膜１２の下部にＳｉ層１１が伴っても構わな
い。また、Ｓｉ層１３は、後工程によりビット線となる
高不純物濃度層１３ａとチャネル部となる層１３ｂから
なる。ここでは、それぞれｎ⁺ 型と、Ｉ型とする。この
ようなウェハは、張り合わせ技術や、ＳＩＭＯＸ技術等
を用いて形成することが可能である。

【００２７】まず、図４に示すように、絶縁膜１２まで
達する素子分離用トレンチ２１を形成し、トレンチ２１
内に絶縁膜２２を埋め込む。ここで、トレンチ２１によ
り分断されたＳｉ層１３の高不純物層１３ａはビット線
となるため、これによってビット線が同時形成されたこ
とになる。

【００２８】次いで、図５に示すように、素子分離用ト
レンチ２１と直交する方向に、絶縁膜１２までは達しな
い深さのワード線形成用トレンチ２３を形成する。この
時、Ｓｉ層１３と素子分離用トレンチ２１内に埋め込ん
だ絶縁膜２２を同時或いは別々にエッチングし、略同じ
深さになることが望ましい。そして、シリコン酸化膜等
のゲート絶縁膜２４を形成する。さらに、例えば燐をド
ーピングしたｎ型多結晶シリコン膜を堆積し、ＲＩＥエ
ッチングすることにより、ワード線２５を、ワード線形
成用トレンチ２３の側壁に沿ってセルフアライン形成す
る。但し、このときワード線形成用トレンチ２３の両側
壁にそれぞれワード線を形成するためには、ワード線形
成用トレンチの幅がワード線材の膜厚の２倍以上でなけ
ればならない。なお、図５（ａ）中の破線は、ワード線
２５のパターンを示している。

【００２９】次いで、層間絶縁膜２６をワード線形成用
トレンチ２３内に埋め込み、燐や砒素などのｎ型不純物
をイオン注入等によりドーピングして、シリコン層１３
ｂの上部にトランジスタのソース・ドレイン層２７を形
成する。もう一方のソース・ドレイン層は、この場合ビ
ット線の高濃度不純物層１３ａであり、前述したよう
に、ワード線形成用トレンチ２３を高濃度不純物層１３
ａに達するように制御することにより、自動形成され
る。制御性が心配な場合は、ワード線形成用トレンチ２
３の形成後やワード線２５の形成後に、イオン注入など
してｎ型拡散層を形成してもよい。なお、ソース・ドレ
イン層２７はトレンチ２１，２３の形成前に形成してお
いてもよい。

【００３０】この後、キャパシタ絶縁膜２８及びプレー
ト電極２９を形成し、ソース・ドレイン層２７を蓄積電
極とするキャパシタを形成することによって、前記図１
の構造のメモリセルが完成する。

【００３１】以上のように本実施例のメモリセルは、基
本的にライン状パターンのみで形成でき、しかも素子領
域，ビット線，ワード線，さらにキャパシタが全てセル
フアライン的に形成できるため、微細化が可能で合わせ
ずれに強い構造といえる。しかも、キャパシタを最後に
形成するため、高温プロセスに弱いＴａ₂ Ｏ₃ やＳＴ
Ｏ，ＢＳＴＯなどの高誘電体膜をキャパシタ絶縁膜とし
て用いることができる。さらに、素子領域が絶縁膜１２
上にありソフトエラーに強い構造であるため、キャパシ
タ容量が小さくて済む利点がある。（実施例２）図６、７は、本発明の第２の実施例を説明
するためのもので、図６（ａ）は平面図、図６（ｂ）は
同図（ａ）の矢視Ａ−Ａ′断面図、図７（ａ）（ｂ）
（ｃ）はそれぞれ図６（ａ）の矢視Ｂ−Ｂ′，Ｃ−
Ｃ′，Ｄ−Ｄ′断面図、図７（ｄ）（ｅ）は要部平面図
である。

【００３２】本実施例の特徴は、ワード線の実パターン
にある。図５の（ａ）（ｆ）に示したように、第１の実
施例では、両ワードが島状素子領域のそれぞれ一側面に
沿って形成されたが、本実施例では、図６（ａ）及び図
７（ｄ）に示すように、それぞれ三側面に沿って形成さ
れている。この場合、前者よりもワード線２５のチャネ
ル領域のシリコン層に対する制御性が増し、駆動能力の
増加やカットオフ特性の向上が望める。

【００３３】製造方法としては、例えばワード線形成用
トレンチ２３を形成後、等方性エッチングを行って、素
子分離用トレンチ２１内に埋め込んだ絶縁膜２２を一部
エッチングして、島状素子領域の、素子分離用トレンチ
２１に沿った面が一部露出するようにした状態で、ゲー
ト絶縁膜２４以降を形成すればよい。このとき、上記等
方性エッチングを増して、素子分離用トレンチ２１に沿
った面が全て露出するようにして、両ワード線同士が接
するようにすれば、図７（ｅ）のように、ワード線が島
状素子領域を取り囲むように形成され、上記効果がさら
に向上する。

【００３４】但しこの場合、ワード線方向にワード線が
連続的に形成されるためには、素子分離形成用トレンチ
２１の幅をワード線材の膜厚の２倍以下とする必要があ
り、前述のようにワード線形成用トレンチ２３の幅は逆
にワード線材の膜厚の２倍以上とする必要があるため、
トレンチ幅とワード線材の膜厚の制御が困難となる。

【００３５】本実施例のもう一つの特徴としては、ビッ
ト線が高融点シリサイドなどの低抵抗材１３′ａと１３
ａとからなることである。これは、ウェハ張り合わせに
より形成可能で、これによりビット線の低抵抗化がはか
られる。（実施例３）図８、９は本発明の第３の実施例を説明す
るためのもので、図８（ａ）は平面図、図８（ｂ）は同
図（ａ）の矢視Ａ−Ａ′断面図、図９（ａ）（ｂ）
（ｃ）はそれぞれ図８（ａ）の矢視Ｂ−Ｂ′，Ｃ−
Ｃ′，Ｄ−Ｄ′断面図である。

【００３６】この実施例の特徴は、ソース・ドレイン層
２７上に新たに蓄積電極３０を形成していることであ
る。これにより、キャパシタ面積を大きくしてキャパシ
タ容量を大きくできる。また、蓄積電極３０をＴｉやＴ
ｉＮなどのバリアメタルと共に形成して、高誘電体膜に
とって適した蓄積電極材を適用することが容易となる。
また、従来のスタックキャパシタのように、層間絶縁膜
を形成した後、ソース・ドレイン層２７にコンタクトを
形成して蓄積電極３０を形成してもよい。（実施例４）図１０、１１は本発明の第４の実施例を説
明するためのもので、図１０（ａ）は平面図、図１０
（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図１１
（ａ）（ｂ）（ｃ）はそれぞれ図１０（ａ）の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。

【００３７】この実施例の特徴は、ワード線２５をワー
ド線形成用トレンチ２３の下の方に形成すると共に、さ
らに素子分離用トレンチ２３内の埋込み絶縁膜をも下方
へ後退させて、上部のソース・ドレイン層２７の領域を
大きくし、島状素子領域の上面のみならず、側面も蓄積
電極として用いていることである。これにより、容易に
キャパシタ容量の増大をはかることができる。（実施例５）図１２、１３は本発明の第５の実施例を説
明するためのもので、図１２（ａ）は平面図、図１２
（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図１３
（ａ）（ｂ）（ｃ）はそれぞれ図１２（ａ）の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。

【００３８】この実施例の特徴は、ワード線形成用トレ
ンチ２３内のワード線２５上にセルフアライン的に配線
層３１を埋込み形成していることにある。この配線層３
１は、例えばＷやＡｌ配線で、例えば同一トレンチ内側
壁に形成したワード線２５の一方と、セルアレイ端でコ
ンタクトを取ることにより、シャント用に用いることが
できる。これによって、ワード線２５の配線抵抗を低く
でき、ワード線遅延を縮小できる。或いは、配線層３１
を両側壁ワード線２５間にも埋め込まれるように形成
し、両ワード線間のカップリングノイズを低減させる導
電層として用いてもよい。（実施例６）図１４、１５は本発明の第６の実施例を説
明するためのもので、図１４（ａ）は平面図、図１４
（ｂ）は同図（ａ）の矢視Ａ−Ａ′断面図、図１５
（ａ）（ｂ）（ｃ）はそれぞれ図１４（ａ）の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。

【００３９】この実施例の特徴は、ワード線２５がワー
ド線形成用トレンチ２３内に単独で形成されると共に、
分離用ゲート３２がワード線２５と交互に形成されてい
ることである。この分離用ゲート３２は、例えば常に低
電圧に保たれ、セルとセル、蓄積電極とビット線の分離
をはかるものである。また、分離用ゲート３２は、例え
ばワード線２５と同時に形成可能である。

【００４０】この構造では、セルサイズは大きくなる可
能性があるが、ワード線が１つのトレンチの中に隣り合
っていないため、実施例１〜５のようにワード線間のカ
ップリングノイズが生じることがなく、安定した動作が
得られる。さらに、実施例１〜５のような微細化できる
構造において、このカップリングノイズを低減させる構
造の例として次のようにしてもよい。これは、図２に示
す実施例１において、側壁ワード線のうちの一方を、リ
ソグラフィ技術とエッチング技術により選択的に除去し
て形成したもので、トランジスタとしてはゲート電極が
１つずつの縦型トランジスタとなる。対向するワード線
の一方が除去されたため、ワード線間のノイズは生じる
心配がない。

【００４１】なお、本発明は上述した各実施例に限定さ
れるものではない。第１の実施例などで、島状素子領域
を挟むように形成された両ワード線は、同一電位で駆動
され、同士にオン／オフするものとしても、或いは、そ
れぞれ別々に駆動され、例えば一方側は、しきい値など
のトランジスタ特性をコントロールするための電極とし
て用いてもよい。この電位やゲート材の仕事関数によ
り、チャネルとなるシリコン領域中の電位や空乏層の伸
び方を制御することが可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。（実施例７）図１６、１７は本発明の第７の実施例を説
明するためのもので、図１６は平面図、図１７（ａ）
（ｂ）（ｃ）はそれぞれ図１６の矢視Ａ−Ａ′，Ｂ−
Ｂ′，Ｃ−Ｃ′断面図である。

【００４２】Ｓｉ基板５１上にＳｉＯ₂ 膜（絶縁膜）５
２を介してＳｉ層（半導体基板）５３を形成したＳＯＩ
ウェハ５０のＳｉ層５３に、トランジスタ型のメモリセ
ルアレイが形成されている。Ｓｉ層５３には、絶縁膜５
２まで達する深さのライン状パターンの素子分離用トレ
ンチ６１が複数本形成され、トレンチ６１内には絶縁膜
６２が埋め込まれている。そして、トレンチ６１によっ
て分離されたＳｉ層５３の下部５３ａが、それぞれビッ
ト線を構成している。

【００４３】また、素子分離用トレンチ６１と直交する
方向には、ライン状パターンのワード線形成用トレンチ
６３が複数本形成され、トレンチ６３の側壁にゲート絶
縁膜６４を介してワード線６５が形成されている。トレ
ンチ６１，６３で囲まれた島状の各素子領域の両面に形
成されたこれらワード線６５は、一方がトランジスタの
ゲート、他方がキャリアを蓄積するためのバックゲート
として働く。ここで、Ｓｉ層５３の下部５３ａより上部
の５３ｂはチャネルをなし、最上部の６７はソース・ド
レイン拡散層をなしている。

【００４４】これらの素子形成された基板上にはトレン
チ６３を埋め込むように層間絶縁膜６６が形成されてい
る。そして、層間絶縁膜６６上には各素子領域とコンタ
クトして、コントロール線６９がワード線６５と同一方
向に配設されている。

【００４５】図１８、１９は本実施例の製造工程を説明
するためのもので、それぞれ（ａ）は平面図、（ｂ）
（ｃ）（ｄ）は（ａ）の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−
Ｃ′断面図である。

【００４６】ウェハとしては、張り合わせ技術等により
絶縁膜５２を挟んで２枚のＳｉ基板５１，５３を接着し
たウェハ５０を用いる。Ｓｉ基板（Ｓｉ層）５３は、後
工程によりビット線となる高不純物濃度層（配線層）５
３ａとチャネル部となる層５３ｂからなる。ここでは、
それぞれｎ⁺ 型と、Ｉ型とする。

【００４７】まず、図１８に示すように、Ｓｉ層５３に
一方向にライン状パターンからなる素子分離用トレンチ
６１を絶縁膜５２まで達するように形成する。そして、
このトレンチ６１内には、例えばシリコン酸化膜などの
絶縁膜を埋め込むなどして埋め込み絶縁膜６２を形成す
る。

【００４８】次いで、図１９に示すように、素子分離用
トレンチ６１に直交する方向にライン状パターンからな
るワード線形成用トレンチ６３を形成する。このとき、
Ｓｉ層５３び埋め込み絶縁膜６２を同時に、或いは別々
に、いずれにしても両者共にエッチングする。このとき
の深さは少なくとも絶縁膜５２よりも浅いことが必要
で、望ましくは先のビット線となる配線層５３ａに達す
る深さとする。さらに、ゲート絶縁膜６４を形成した
後、ワード線６５をワード線形成用トレンチ６３の側壁
に残すように形成する。そして、イオン注入などにより
ソース・ドレインの拡散層６７を形成し、さらに層間絶
縁膜６６を形成する。

【００４９】この後、層間絶縁膜６６にコンタクトホー
ルを形成し、コントロール線６９となる配線を形成し
て、図１６、１７に示す構造のメモリセルが完成する。
本実施例では、ビット線５３ａは予め張り合わせなどに
よるウェハ形成時に形成されたものを用いているが、こ
の限りではない。例えば、ＳＩＭＯＸ基板に高加速イオ
ン注入によって配線層を形成してもよいし、高濃度にド
ナーイオンが注入された基板にボディとなる領域のみに
アクセプタイオンを注入しても構わない。但し、この際
には最初に高濃度にアクセプタイオンが注入されている
場合には、ボディ領域に注入するのはドナーイオンであ
る。

【００５０】本実施例では、ソース・ドレインの拡散層
６７はワード線６５を形成した後に形成したが、この限
りではない。例えば、素子分離用トレンチ６１を形成す
る前でもよいし、直後でも構わない。また、ワード線形
成用トレンチ６３を形成する直前でも構わない。また、
ｎチャネルＭＯＳトランジスタに限らずｐチャネルＭＯ
Ｓトランジスタに適用することもである。

【００５１】このように本実施例によれば、図１６、１
７から分かるように縦型トランジスタを用いて４Ｆ² の
セルアレイを構成しているため、従来よりも大幅な高集
積化が可能となる。しかも、ＭＯＳトランジスタのチャ
ネル長は面積に依存しないため、短チャネル効果を防ぐ
ことができ、安定的なセル特性を実現することが可能で
ある。また、ワード線６５を形成するためのマスクが不
要なため、工程数を削減することも可能となる。さらに
本構造では、ビット線及び素子領域がセルフアラインで
形成されるため、合わせずれにも影響されにくい利点が
ある。（実施例８）図２０は本発明の第７の実施例を説明する
ための断面図であり、（ａ）（ｂ）（ｃ）はそれぞれ前
記図１６の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面に相
当している。

【００５２】ＳＯＩウェハ５０のＳｉ層５３にトランジ
スタ型のメモリセルがアレイ状に形成されている。Ｓｉ
層５３には、埋め込み絶縁膜５２には達しないが、Ｓｉ
層５３の下部５３ａまで達する深さのライン状パターン
の素子分離用トレンチ６１が複数本形成され、トレンチ
６１内には絶縁膜６２が埋め込まれている。素子分離用
トレンチ６１と直交する方向には、絶縁膜５２まで達す
るライン状パターンのワード線形成用トレンチ６３が複
数本形成されている。そして、トレンチ６３によって分
離されるシリコン層５３の下部５３ａが各々コントロー
ル線となっている。

【００５３】トレンチ６３の側壁にゲート絶縁膜６４を
介してワード線６５が形成されており、トレンチ６１，
６３で囲まれた島状の各素子領域の両面に形成されたこ
れらワード線６５は一方がトランジスタのゲート、他方
がキャリアを蓄積するためのバックゲートとして働く。
ここで、Ｓｉ層５３の下部５３ａより上部の５３ｂはチ
ャネルをなし、最上部の６７はソース・ドレイン拡散層
をなしている。

【００５４】これらの素子形成された基板上にはトレン
チ６３を埋め込むように層間絶縁膜６６が形成されてい
る。そして、層間絶縁膜６６上には各素子領域とコンタ
クトして、ビット線７９がワード線６５と直交する方向
に配設されている。

【００５５】図２１、２２は本実施例の製造工程を説明
するためのもので、それぞれ（ａ）は平面図、（ｂ）
（ｃ）（ｄ）は（ａ）の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−
Ｃ′断面図である。

【００５６】まず、図２１に示すように、第７の実施例
と同様のウェハ５０を用い、Ｓｉ層５３に一方向にライ
ン状パターンからなる素子分離用トレンチ６１を形成す
る。このときの深さは、少なくとも絶縁膜５２よりも浅
いことが必要で、望ましくは後にコントロール線となる
配線層５３ａに達する深さとする。このトレンチ６１の
中には、例えばシリコン酸化膜などの絶縁膜を埋め込む
などして埋め込み絶縁膜６２を形成する。

【００５７】次いで、図２２に示すように、素子分離用
トレンチ６１に直交する方向にライン状パターンからな
るワード線形成用トレンチ６３を絶縁膜５２に達する深
さまで形成する。このとき、シリコン層５３及び埋め込
み絶縁膜６２を同時に、或いは別々に、いずれにしても
両者共にエッチングする。このトレンチ６３により分離
されたＳｉ層５３の下部５３ａはコントロール線とな
る。さらに、ゲート絶縁膜６４を形成した後、ワード線
５５をワード線形成用トレンチ６３の側壁に残すように
形成する。そして、イオン注入などによりソース・ドレ
インの拡散層６７を形成し、さらに層間絶縁膜６６を形
成する。

【００５８】この後、層間絶縁膜６６にコンタクトホー
ルを形成し、ビット線７９となる配線を形成して、図２
０に示す構造のメモリセルが完成する。このように本実
施例は、ビット線とコントロール線の位置関係を逆にし
たのみで、実質的に第７の実施例と同じ構成のセルアレ
イが形成される。従って、第７の実施例と同様な効果が
得られる。また、本実施例においても、第７の実施例で
説明したような各種の変形が可能である。

【００５９】

【発明の効果】以上詳述したように本発明（請求項１〜
３）によれば、素子分離用トレンチで分離された半導体
基板の一部をビット線兼ソース・ドレインの一方とし、
素子分離用トレンチとワード線形成用トレンチで囲まれ
た部分を素子領域とし、ワード線形成用トレンチ内にワ
ード線をセルフアラインで形成することにより、ワード
線，ビット線，素子領域，ビット線コンタクトがそれぞ
れセルフアライン的なラインパターンで形成することが
でき、合わせ精度に律速されない微細なメモリセル構造
が実現できる。しかも、チャネル長は深さ方向にかせげ
るため、微細化しても十分なチャネル長を確保でき、さ
らにゲート電極は素子領域，素子分離領域共において、
完全埋め込みされているため、ゲート電極による段差は
生じない。従って、その後のコンタクト，配線の形成が
容易となる。

【００６０】つまり、高集積化においても十分なゲート
長を確保することができ、且つソース・ドレインへのコ
ンタクトをゲート電極や素子分離領域に対しセルファラ
イン的に形成することができ、且つゲート電極による段
差も生じない半導体記憶装置及びその製造方法を実現す
ることが可能となる。

【００６１】また、本発明（請求項４，５）によれば、
ＳＯＩ基板を利用しトレンチによって分離された縦型に
構成された１個のＭＯＳトランジスタをメモリセルとし
て、フローティング領域を記憶ノードとする新しい構造
の高集積化可能な半導体記憶装置が得られる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体記憶装置の概略構
造を示す平面図。

【図２】図１の矢視Ａ−Ａ′断面図。

【図３】図１の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′断面
図。

【図４】第１の実施例装置の製造工程を示す平面図と断
面図。

【図５】第１の実施例装置の製造工程を示す平面図と断
面図。

【図６】第２の実施例に係わる半導体記憶装置の概略構
造を示す平面図と断面図。

【図７】図６（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−
Ｄ′断面図及び要部平面図。

【図８】第３の実施例に係わる半導体記憶装置の概略構
造を示す平面図と断面図。

【図９】図８（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−
Ｄ′断面図。

【図１０】第４の実施例に係わる半導体記憶装置の概略
構造を示す平面図と断面図。

【図１１】図１０（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ
−Ｄ′断面図。

【図１２】第５の実施例に係わる半導体記憶装置の概略
構造を示す平面図と断面図。

【図１３】図１２（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ
−Ｄ′断面図。

【図１４】第６の実施例に係わる半導体記憶装置の概略
構造を示す平面図と断面図。

【図１５】図１４（ａ）の矢視Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ
−Ｄ′断面図。

【図１６】第７の実施例に係わる半導体記憶装置の概略
構造を示す平面図。

【図１７】図１６の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′
断面図。

【図１８】第７の実施例の製造工程を示す平面図と断面
図。

【図１９】第７の実施例の製造工程を示す平面図と断面
図。

【図２０】第８の実施例に係わる半導体記憶装置の概略
構造を示す断面図。

【図２１】第８の実施例の製造工程を示す平面図と断面
図。

【図２２】第８の実施例の製造工程を示す平面図と断面
図。

【符号の説明】

１０…ＳＯＩ基板１１…Ｓｉ基板１２…絶縁膜１３…Ｓｉ層１３ａ…高濃度不純物層（ビット線）１３ｂ…低濃度不純物層（チャネル）２１…素子分離用トレンチ２２…素子分離用埋込み絶縁膜２３…ワード線形成用トレンチ２４…ゲート絶縁膜２５…ワード線２６…層間絶縁膜２７…ソース・ドレイン層（蓄積電極）２８…キャパシタ絶縁膜２９…プレート電極３０…蓄積電極３１…配線層３２…分離用ゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】絶縁膜上の半導体基板に形成された前記絶
縁膜まで達する素子分離用トレンチと、このトレンチに
より分離されて前記基板の下部で形成されたビット線
と、前記トレンチと交差するように形成された前記ビッ
ト線に達するワード線形成用トレンチと、このワード線
形成用トレンチ内に形成されたワード線と、前記２つの
トレンチにより形成された島状半導体領域の上部にそれ
ぞれ形成された蓄積電極と、これらの蓄積電極上にキャ
パシタ絶縁膜を介して形成されたプレート電極とを具備
してなることを特徴とする半導体記憶装置。
【請求項２】絶縁膜上に第１〜第３の半導体層を積層し
てなる半導体基板と、この半導体基板に形成された前記
絶縁膜まで達する素子分離用トレンチと、このトレンチ
と交差するように形成された第１の半導体層に達するワ
ード線形成用トレンチと、このワード線形成用トレンチ
内の少なくとも側部に形成されたワード線と、前記２つ
のトレンチにより形成された島状半導体領域の上部にキ
ャパシタ絶縁膜を介して形成されたプレート電極とを具
備してなり、第１の半導体層はＭＯＳトランジスタのソース兼ビット
線をなし、第２の半導体層はＭＯＳトランジスタのチャ
ネルをなし、且つ第３の半導体層はＭＯＳトランジスタ
のドレイン兼キャパシタの蓄積電極をなすことを特徴と
する半導体記憶装置。
【請求項３】１トランジスタ／１キャパシタからなるメ
モリセルをマトリックス配置してなる半導体記憶装置の
製造方法において、絶縁膜上に、ビット線及びＭＯＳトランジスタのソース
拡散層となる第１の半導体層とチャネルとなる第２の半
導体層を形成する工程と、第２及び第１の半導体層に前
記絶縁膜に達する素子分離用トレンチを形成する工程
と、前記素子分離用トレンチ内に絶縁膜を埋込み形成す
る工程と、前記素子分離用トレンチと交差するように第
１の半導体層に達するワード線形成用トレンチを形成す
る工程と、前記ワード線形成用トレンチ内の少なくとも
側部にワード線を形成する工程と、第２の半導体層の表
面にＭＯＳトランジスタのドレイン拡散層及びキャパシ
タの蓄積電極となる第３の半導体層を形成する工程と、
第３の半導体層の上部にキャパシタ絶縁膜を介してプレ
ート電極を形成する工程とを含むことを特徴とする半導
体記憶装置の製造方法。
【請求項４】絶縁膜上の半導体基板に形成された前記絶
縁膜まで達する素子分離用トレンチと、このトレンチに
より分離され前記基板の下部で形成されたビット線と、
前記トレンチと交差するように形成された前記絶縁膜に
達しないワード線形成用トレンチと、前記ワード線形成
用トレンチの側壁で且つ前記各トレンチで囲まれた島状
の素子領域の少なくとも２面にゲート絶縁膜を介して形
成されたワード線と、前記素子領域上にコンタクトを介
して接続され前記ワード線と同一方向に形成されたコン
トロール線とを具備してなり、前記素子領域の少なくとも２面に形成されたワード線の
一方がトランジスタのゲート、他方がキャリアを蓄積す
るためのバックゲートとして働くことを特徴とする半導
体記憶装置。
【請求項５】絶縁膜上の半導体基板に形成された前記絶
縁膜に達しない素子分離用トレンチと、このトレンチと
交差するように形成された前記絶縁膜まで達するワード
線形成用トレンチと、このワード線形成用トレンチによ
り分離され前記基板の下部で形成されたコントロール線
と、前記ワード線形成用トレンチの側壁で且つ前記各ト
レンチで囲まれた島状の素子領域の少なくとも２面にゲ
ート絶縁膜を介して形成されたワード線と、前記素子領
域上にコンタクトを介して接続され前記ワード線と交差
する方向に形成されたビット線とを具備してなり、前記素子領域の少なくとも２面に形成されたワード線の
一方がトランジスタのゲート、他方がキャリアを蓄積す
るためのバックゲートとして働くことを特徴とする半導
体記憶装置。