JP2669364B2

JP2669364B2 - 半導体記憶装置及びその製造方法

Info

Publication number: JP2669364B2
Application number: JP6282921A
Authority: JP
Inventors: 雅宏小室
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-10-21
Filing date: 1994-10-21
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPH08125144A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高集積化に適したダイナミック型半導体記憶装置と
その製造方法に関する。

【０００２】

【従来の技術】近年、ダイナミック型半導体記憶装置
（以下、ＤＲＡＭと称する）の高集積化が進められてお
り、その一つとして配線の平坦化が進められている。例
えば、９３ＶＬＳＩシンポジウムで発表されているよう
に、溝型素子分離と溝内に埋め込まれたワード線を用い
たものがある。図８はそのＤＲＡＭの構造を示し、
（ａ）は平面図、（ｂ）及び（ｃ）はそれぞれＥＥ線、
ＦＦ線の各断面図であり、Ｐ型シリコン基板１０１の表
面に複数の分離用溝１０２が平行に形成され、その内面
にシリコン酸化膜１０３が埋設されて素子分離溝が形成
される。

【０００３】また、この素子分離溝と直交する方向に複
数のワード線用溝１０４が平行に形成されており、その
内面にゲート酸化膜１０３が形成され、更にその内部に
Ｎ型導電型の多結晶シリコン１０５が埋設されている。
この多結晶シリコン１０５はワード線１０６及び分離用
ゲート電極１０７を構成しており、ワード線１０６は後
述する選択用トランジスタの駆動用ゲート電極として機
能し、分離用ゲート電極１０７はトランジスタのチャネ
ルをカットオフするための固定電位が与えられ、活性領
域の間を電気的に分離するために機能される。

【０００４】隣接する２本の素子分離溝と２本の分離用
ゲート電極で囲まれた領域が１個のメモリセルの活性領
域１０８であり、この活性領域１０８では、ワード線１
０６の両側のシリコン基板１０１の表面にＮ型のソース
１１１とドレイン１１２が形成される。

【０００５】そして、その上にシリコン酸化膜１１３を
介してタングステンシリサイドのビット線１０９が素子
分離溝を平行に配置され、シリコン酸化膜１１４で覆わ
れている。ビット線１０９とドレイン１１２とはシリコ
ン酸化膜１０３，１１３，１１４の中に埋め込まれた接
続用多結晶シリコン１１５によって接続されている。こ
の接続用多結晶シリコン１１５はビット線１０９の側壁
及び表面とドレイン１１２の表面に接するように配置さ
れている。ビット線１０９及び接続用多結晶シリコン１
１５を覆うように絶縁膜１１６が形成され、その上に多
結晶シリコンの記憶容量下層電極１１７が配置される。
下層電極１１７を覆うようにシリコン窒化膜の容量絶縁
膜１１８を介して多結晶シリコンの記憶容量上層電極１
１９が設けられている。前記下層電極１１７はコンタク
ト１２０によりソース１１１に電気接続されている。

【０００６】このＤＲＡＭでは、ビット線１０９がトラ
ンジスタの拡散層１１１，１１２と記憶容量の下層電極
１１７との間の層に設けられているため、これら電極１
１７とソース１１１とを接続するためのコンタクト１２
０はビット線１０９を避けて、しかもビット線１０９の
厚さ以上の深さで形成する必要がある。このため、コン
タクト孔を深く開口しなければならず、コンタクト１２
０の開口不良やコンタクト孔内への導電材料の埋め込み
不良が発生し易く、記憶容量電極と拡散層との接続不良
が発生してＤＲＡＭの品質が劣化されるおそれがある。

【０００７】これに対し、ビット線を半導体基板内に埋
設することで、コンタクトにおける不良の発生を防止す
ることが可能なＤＲＡＭも提案されている。例えば、図
９は特開平３−２４６９６６号公報に記載されているも
のであり、（ａ）は平面図、（ｂ）及び（ｃ）はそれぞ
れＧＧ線、ＨＨ線の各断面図である。Ｐ型シリコン基板
２０１の表面に素子分離用フィールド酸化膜２０２が所
定の間隔で形成される。また、半導体基板２０１にビッ
ト線用溝２０３が形成され、このビット線用溝２０３内
に一部が欠損された酸化膜２０４が形成され、更にその
内部にリンを含むシリコンを埋設してビット線２０５が
形成される。そして、酸化膜２０４の欠損部の半導体基
板の領域に砒素をイオン注入してＮ型拡散層２０６が形
成され、後述するビットコンタクト２０６として形成さ
れる。また、その表面には酸化膜２０７が形成される。

【０００８】また、隣りあうフィールド酸化膜とビット
線用溝で囲まれた素子領域にゲート酸化膜２０８が形成
され、この上にリンを含む多結晶シリコンを形成してゲ
ート電極としてワード線２０９が形成される。更に、ワ
ード線２０９の両側の半導体基板２０１の領域に砒素を
イオン注入してＮ型拡散層からなるソース２１０とドレ
イン２１１が形成される。更に、ＣＶＤ法によりシリコ
ン酸化膜２１２が形成され、かつこれには前記ソース２
１０の上にコンタクト孔２１３が開設される。その上に
リンを含む多結晶シリコンを形成して記憶容量下層電極
２１４が形成され、その上に容量絶縁膜２１５が形成さ
れ、更にその上に記憶容量上層電極２１６が形成され
る。

【０００９】したがって、このＤＲＡＭでは、ビット線
２０５が半導体基板２０１に埋設されているため、ビッ
ト線２０５とドレイン２１１との接続を半導体基板２０
１の内部で行うことができ、また記憶容量の下層電極２
１４とソース２１０とを接続するコンタクト２１３もビ
ット線２０５を避けることなく直接的に配設することが
でき、コンタクト不良の発生が防止され、ＤＲＡＭの信
頼性が向上される。

【００１０】

【発明が解決しようとする課題】しかしながら、この図
９に記載されているＤＲＡＭは、半導体基板２０１の表
面に素子分離用のフィールド酸化膜２０２が形成され、
かつこれと異なる領域にビット線２０５が埋設されてい
るため、これらが埋設されている領域ではトランジスタ
のソース２１０やドレイン２１１を形成することができ
ず、トランジスタの集積度、即ちＤＲＡＭのメモリセル
の集積度を向上する際の障害になるという問題がある。

【００１１】

【発明の目的】本発明の目的は、容量コンタクトの信頼
性を向上するとともに集積度を向上することが可能なＤ
ＲＡＭとその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
は、ＤＲＡＭを構成する半導体基板の表面に形成される
素子分離用の溝の内部に記憶素子に接続されるビット線
を埋設したことを特徴とする。

【００１３】即ち、本発明の半導体記憶装置は、半導体
基板の表面に複数本の平行な第１の溝を有し、この第１
の溝の内部に絶縁膜を介して導電材料を埋設してビット
線を構成し、また半導体基板の表面には前記第１の溝と
直交する複数本の平行な第２の溝を有し、この第２の溝
の内部に絶縁膜を介して導電材料を埋設してワード線と
素子分離溝を構成し、前記第１の溝と第２の溝で囲まれ
る前記半導体基板の領域に拡散層が形成されてトランジ
スタが構成され、かつ半導体基板の表面上に容量が形成
され、トランジスタの拡散層に対してビット線と容量と
がそれぞれ電気接続される構成とされる。特に、第１の
溝は前記拡散層よりも深く形成され、第２の溝はビット
線よりも浅く、前記拡散層よりも深く形成される。

【００１４】また、本発明の半導体記憶装置の製造方法
は、一導電型半導体基板の表面に逆導電型の拡散層を形
成する工程と、前記半導体基板の表面に複数本の第１の
溝を前記拡散層よりも深く形成する工程と、前記第１の
溝内に絶縁膜を形成して素子分離用溝を形成する工程
と、前記第１の溝内の絶縁膜内に導電材料を埋設してビ
ット線を形成する工程と、前記半導体基板の表面に前記
ビット線に直交する第２の溝を前記ビット線よりも浅く
前記拡散層よりも深く形成する工程と、前記第２の溝内
に絶縁膜を形成し、かつその内部に導電材料を埋設して
ワード線と素子分離溝を形成する工程と、前記ビット線
の上端部と前記拡散層の一部とを導通させる導電膜を選
択的に形成する工程と、前記半導体基板の表面上に絶縁
膜を形成して容量とのコンタクト孔を開設する工程と、
このコンタクト孔を含む前記絶縁膜上に容量下層電極、
容量絶縁膜、容量上層電極を形成する工程とを含んでい
る。

【００１５】

【作用】ビット線が半導体基板に設けた溝内に埋設され
ることにより、半導体基板に形成されるトランジスタ
と、このトランジスタ上に形成される容量との間隔を小
さくでき、これにより容量コンタクトの深さを縮小して
その信頼性を高めることが可能となる。また、ビット線
が素子分離溝内に埋設されることで、半導体基板の表面
にビット線を配設してもトランジスタの形成領域が狭め
られることはなく、トランジスタの集積度を高めること
ができる。

【００１６】

【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例の平面図であり、図２
（ａ）〜（ｄ）は図１のＡＡ線、ＢＢ線、ＣＣ線、ＤＤ
線の各断面図である。Ｐ型シリコン基板１の表面に幅
０．３μｍ、深さ０．６μｍ、ピッチ０．６μｍの複数
の分離用溝２が平行に形成され、この分離用溝の内面に
はシリコン酸化膜３が形成され、更にこのシリコン酸化
膜の内部に形成される溝はビット線用溝として多結晶シ
リコンが埋設され、この多結晶シリコンでビット線４が
形成されている。このビット線４はその上端部が前記シ
リコン基板１の表面よりも高く突出されている。また、
前記シリコン基板１の表面にはシリコン酸化膜５が形成
され、このシリコン酸化膜５で各分離用溝内のビット線
４がそれぞれ電気的に分離される。

【００１７】一方、前記分離用溝２と垂直方向に幅０．
１μｍ、深さ０．４μｍのワード線用溝６が０．６μｍ
ピッチで平行に形成されている。ワード線用溝６の内面
にはゲート酸化膜７が形成され、更にこのゲート酸化膜
７の内部にはＮ型導電型の多結晶シリコンが埋設されて
いる。これらの多結晶シリコンはワード線８または分離
用ゲート電極９として形成される。すなわち、ワード線
８は溝中に形成された選択用トランジスタの駆動用ゲー
ト電極として働き、分離用ゲート電極９は溝中に形成さ
れるトランジスタのチャネルをカットオフする固定電位
が与えられ、分離用ゲート電極９によって活性領域を電
気的に分離するための分離用ゲート電極として機能す
る。

【００１８】更に、前記シリコン基板１は、隣接する２
本の分離用溝２，２と２本の分離用ゲート電極９，９で
囲まれた領域が１個のメモリセルの活性領域１０として
構成される。ワード線８の両側のシリコン基板１の表面
には深さ０．２μｍのＮ型のソース１１、ドレイン１２
が形成される。また、前記シリコン酸化膜５上にはシリ
コン酸化膜１３が形成され、ビット線４とＮ型のドレイ
ン１２とはシリコン酸化膜５，１３中に埋め込まれた接
続用多結晶シリコン１４によって接続される。この接続
用多結晶シリコン１４はビット線４の側壁及び表面とド
レイン１２の表面に接するように配置される。

【００１９】更に、前記接続用多結晶シリコン１４を覆
うように絶縁膜１５が形成され、その上に多結晶シリコ
ンの記憶容量下層電極１６が配置される。記憶容量下層
電極１６は容量コンタクト孔１７を通して選択用ＭＯＳ
トランジスタのソース１１と接続される。また、前記記
憶容量下層電極１６を覆うようにシリコン窒化膜の容量
絶縁膜１８が形成され、更にその上に多結晶シリコンの
記憶容量上層電極１９が設けられ、これらで容量２０が
形成される。なお、図示は省略するが、その上に層間絶
縁膜、金属配線が形成され、所要の配線回路が構成され
る。

【００２０】この構成のＤＲＡＭによれば、ビット線４
は半導体基板１の表面内に埋設されているため、トラン
ジスタが形成される半導体基板１の表面とその上層に形
成される容量２０との間隔を小さくでき、これにより容
量コンタクト１７の深さを縮小してその信頼性を高める
ことが可能となる。また、ビット線４は半導体基板１に
設けた素子分離溝２内に埋設されているため、半導体基
板１にビット線４を配設しても、その占有面積は素子分
離溝２の平面面積に含まれることになるため、トランジ
スタの形成領域が狭められることはなく、トランジスタ
の集積度を高めることができる。更に、ワード線８を形
成する溝６の一部を素子分離溝９として構成することで
素子分離領域が占有する面積を低減し、集積度を更に向
上することも可能となる。

【００２１】図３〜図５は前記したＤＲＡＭの製造方法
を工程順に示す断面図であり、図２（ｂ）に相当する箇
所の断面図である。先ず、図３（ａ）のように、Ｐ型シ
リコン基板１の表面にＮ型導電型不純物である砒素をイ
オン注入してメモリセルが配列される領域の全面にＮ型
拡散層２１を形成し、続いて、シリコン基板１の表面に
厚さ０．３μｍのシリコン酸化膜２２を形成する。次
に、通常のリソグラフィとエッチング技術を用いてシリ
コン酸化膜２２に幅０．３μｍ、ピッチ０．６μｍの直
線的なスリットパターンを形成し、かつこのシリコン酸
化膜２２をマスクとしてシリコン基板１をエッチングし
て幅０．３μｍの、ピッチ０．６μｍの分離用溝２を形
成する。

【００２２】次に、図３（ｂ）のように、シリコン酸化
膜２２を除去し、続いて通常のＣＶＤ技術によりシリコ
ン酸化膜３を０．１μｍの厚さに形成する。これによ
り、分離用溝２はシリコン酸化膜３により分離用溝２内
及びシリコン基板１の表面が覆われる。続いて、通常の
ＣＶＤ技術により多結晶シリコン膜２３を０．１μｍの
厚さに形成する。その結果、分離用溝２内のビット線用
溝は多結晶シリコン２３で埋設され、同時にシリコン基
板１の表面は０．３μｍの厚さの多結晶シリコン２３で
平坦に覆われる。

【００２３】続いて、図３（ｃ）のように、通常のドラ
イエッチング技術を用いて多結晶シリコン２３をエッチ
バックしてビット線用溝以外の領域の多結晶シリコン２
３を除去する。その結果、ビット線用溝内に埋設された
多結晶シリコン２３はビット線４として形成される。

【００２４】続いて、図３（ｄ）のように、通常のドラ
イエッチング技術を用いてシリコン酸化膜３をエッチバ
ックして分離用溝２以外の領域のシリコン酸化膜３を除
去する。その結果、ビット線４の上端部はシリコン基板
１の表面よりも高くなる。更に、シリコン基板１の表面
及びビット線５に厚さ０．１μｍのシリコン酸化膜５を
形成する。

【００２５】続いて、図４（ａ），（ｂ）は図２の
（ａ）に相当する断面図であり、図４（ａ）のように、
シリコン酸化膜５に通常のリソグラフィとエッチング技
術を用いて幅０．３μｍ、ピッチ０．６μｍの平行なス
リットパターンを形成する。続いて、厚さ０．１μｍの
シリコン酸化膜２４を形成し、異方性ドライエッチング
技術を用いてシリコン酸化膜２４をエッチング除去する
と、シリコン酸化膜５の側壁に幅０．１μｍのシリコン
酸化膜２４のスペーサが残される。その結果、幅０．１
μｍ、ピッチ０．６μｍのシリコン酸化膜のスリットパ
ターンが形成される。そして、これらシリコン酸化膜
５，２４をマスクとしてシリコン基板１をエッチングし
て幅０．１μｍ、深さ０．４μｍのワード線用溝６が形
成される。

【００２６】次に、図４（ｂ）のように、ワード線用溝
６の内面のシリコン基板の表面を熱酸化して厚さ１０ｎ
ｍのゲート酸化膜７を形成する。次に、Ｎ型不純物であ
るリンを含んだ厚さ０．１μｍの多結晶シリコン膜を通
常のＣＶＤ技術により形成する。続いて、通常のドライ
エッチング技術を用いて多結晶シリコンをエッチバック
してワード線用溝６以外の領域の多結晶シリコンを除去
する。その結果、メモリセルの活性領域１０を横切るワ
ード線用溝６中に埋設された多結晶シリコンはワード線
８として構成される。また、メモリセルの活性領域の間
を通過するワード線用溝６中に埋設された多結晶シリコ
ンは隣接する活性領域と電気的に分離するための分離用
ゲート電極９として構成される。次いで、通常のＣＶＤ
技術を用いて絶縁用シリコン酸化膜１３を０．２μｍの
厚さに形成する。

【００２７】次に、通常のリソグラフィ技術を用いてフ
ォトレジストの０．３μｍ□のコンタクト孔パターンを
形成する。ここで、フォトレジストのコンタクト孔パタ
ーンは半分がビット線４上に、他の半分がドレイン１２
上にかかるように形成される。次に、このフォトレジス
トパターンをマスクにして通常のドライエッチング技術
を用いてシリコン酸化膜５，１３をつづけてエッチング
し、図４（ｃ）に図２（ｂ）に相当する断面図を示すよ
うに、ビットコンタクト孔２５を開孔する。

【００２８】次に、フォトレジストを除去し、Ｎ型不純
物のリンを含んだ厚さ０．３μｍの多結晶シリコン膜を
通常のＣＶＤ技術によって形成し、ビットコンタクト孔
２５以外の領域の多結晶シリコンを除去する。その結
果、ビットコンタクト孔２５内に接続用多結晶シリコン
１４が埋設される。接続用多結晶シリコン１４はビット
線４の側壁及び上表面とドレイン１２を電気的に接続す
る。次いで、シリコン酸化膜１５を０．１μｍの厚さに
形成する。

【００２９】次に、図４（ｄ）に図２（ａ）に相当する
断面図を示すように、多結晶シリコン膜２６を０．２μ
ｍの厚さに形成し、通常のリソグラフィとエッチング技
術により多結晶シリコン膜に０．３μｍ□のコンタクト
ホールパターンを開口する。続いて、多結晶シリコン膜
２７を０．１μｍの厚さに形成する。続いて、異方性ド
ライエッチング技術を用いて多結晶シリコン膜２７をエ
ッチバックすると、多結晶シリコン２６のコンタクトホ
ールパターンの側壁に幅０．１μｍの多結晶シリコン膜
２７のスペーサが残される。その結果、多結晶シリコン
２６，２７からなる０．１μｍ□のホールパターンが形
成される。

【００３０】次に、図５（ａ）に示すように、多結晶シ
リコン２６，２７をマスクとして、シリコン酸化膜１
５，１３，５をエッチングしてソース１１上に容量コン
タクト孔１７を開口する。次いで、リンを含んだ厚さ
０．２μｍの多結晶シリコン膜２８を形成し、容量コン
タクト孔１７を埋設する。

【００３１】続いて、図５（ｂ）のように、通常のリソ
グラフィとエッチング技術を用いて多結晶シリコン２
８，２７，２６をパターニングして記憶容量下層電極１
６を形成する。更に、図５（ｃ）のように、シリコン窒
化膜からなる容量絶縁膜１８、多結晶シリコンの記憶容
量上層電極１９を順次形成する。以後、図示は省略する
が、層間絶縁膜及び金属配線を形成する。なお、全工程
を経た後のソース１１、ドレイン１２の深さは０．２μ
ｍとなる。

【００３２】図６は本発明の第２実施例のＤＲＡＭの構
造を示す図であり、その平面構成は図１に示した第１実
施例と同じであり、そのＡＡ線、ＢＢ線の各断面図をそ
れぞれ（ａ），（ｂ）に示す。この実施例では、ビット
線４とＮ型のドレイン１２とを電気的に接続するための
接続用多結晶シリコンを形成する際にビットコンタクト
孔２５を設けることなく接続する構造を採用している。
したがって、この実施例では、コンタクト開口プロセス
及びコンタクト内への導電材料の埋め込みプロセスが削
減できる。その結果、歩留りの向上及びコンタクトの導
通不良の低減が図れる。また、０．４μｍの絶縁膜用シ
リコン酸化膜を０．３μｍと薄くすることが可能とな
り、第１実施例の容量コンタクト孔１７の深さを一層低
減できる。

【００３３】次に、図６の第２実施例のＤＲＡＭの製造
方法を図７を用いて説明する。基本的な工程は第１実施
例と同じであり、図３（ａ）から（ｄ）の工程は全く同
じである。しかる上で、図７（ａ）のように、シリコン
基板１及びビット線４に厚さ０．１μｍの接続用多結晶
シリコン膜１４Ａを通常のＣＶＤ技術により形成する。
続いて、図７（ｂ）のように、接続用多結晶シリコン膜
１４Ａに通常のリソグラフィとエッチング技術を用いて
ビット線４上及びドレイン１２上とが接続されるように
接続用多結晶シリコン膜１４Ａを残す。その後、図７
（ｃ）のように、通常のＣＶＤ技術を用いてシリコン酸
化膜５を０．２μｍの厚さに形成する。これ以降の工程
は第１実施例と同じである。

【００３４】この第２実施例においても、ビット線を素
子分離用溝２内にビット線４を形成しているので、ビッ
ト線４によってトランジスタの形成領域が狭められるこ
とがなく、ＤＲＡＭの集積度を向上することが可能とな
る。また、前記したように第２実施例ではビットコンタ
クトの製造プロセスが不要となり、製造が容易化でき
る。更に、ビットコンタクト１４Ａを薄く形成でき、平
坦化を進めることができる。

【００３５】また、前記した製造方法では、ビット線と
ワード線とをそれぞれ直線的な２種類の溝で形成するた
め、各溝形成工程でのリソグラフィは単純な平行直線パ
ターンの描画となり、描画時のパターンとしては角を持
たないため、角の丸まりによる素子領域パターンの変形
が生じることはない。また、溝の埋設工程において、同
じ幅の直線的な溝しか存在しないため、全ての箇所を均
一に埋設することができる。これは絶縁膜よる分離溝の
埋設工程、多結晶シリコンによるワード線及びビット線
の埋設工程のいずれの工程においても有効である。

【００３６】また、ビット線と拡散層とを隣接位置にお
いて電気接続するコンタクト構造を採用することで、ビ
ット線と拡散層との間にほとんど重なりをもつことがな
く、平坦化にも有効となる。これにより、前記した容量
コンタクトの深さを更に縮小して容量コンタクトの信頼
性を改善することが可能となる。

【００３７】

【発明の効果】以上説明したように本発明は、ＤＲＡＭ
を構成する半導体基板の表面に設けられる素子分離溝内
に記憶素子に接続されるビット線を埋設しているので、
半導体基板に形成されるトランジスタと、このトランジ
スタ上に形成される容量との間隔を小さくでき、これに
より容量コンタクトの深さを縮小してその信頼性を高め
ることが可能となる。また、ビット線が素子分離用溝内
に埋設されることで、ビット線を配設した際にもトラン
ジスタの形成領域が狭められることはなく、トランジス
タの集積度を高めることができる。

【００３８】また、ビット線は半導体基板の表面に形成
した複数本の平行な第１の溝内に埋設し、ワード線は第
１の溝と直交する複数本の平行な第２の溝内に埋設し、
かつ第１の溝と第２の溝で囲まれる領域にトランジスタ
が構成され、更に半導体基板の表面上に容量が形成さ
れ、拡散層に対してビット線と容量とがそれぞれ電気接
続されることで、半導体記憶装置の平坦化を図り、かつ
ビット線のコンタクトと容量コンタクトの信頼性を向上
することが可能となる。

【００３９】特に、ビット線と拡散層とは、ビット線の
上端部と拡散層の上面に形成した絶縁膜の一部に設けた
開口部との間にわたって形成される導電膜で構成される
コンタクトにより相互に電気接続されることで、ビット
コンタクトの構造を簡略化し、かつビットコンタクトに
おける平坦化を進めることが可能となる。

【００４０】また、本発明の製造方法によれば、従来の
ＤＲＡＭの製造方法の工程をそのまま利用し、その工程
の一部を変更するだけで本発明の半導体記憶装置を製造
することが可能となり、容易に製造を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１実施例の平面図
である。

【図２】図１のＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の各断
面図である。

【図３】本発明の第１実施例の製造工程のその１を示す
断面図である。

【図４】本発明の第１実施例の製造工程のその２を示す
断面図である。

【図５】本発明の第１実施例の製造工程のその３を示す
断面図である。

【図６】本発明の半導体記憶装置の第２実施例を示し、
図１おけるＡＡ線、ＢＢ線に相当する断面図である。

【図７】本発明の第２実施例の製造工程の主要工程を示
す断面図である。

【図８】従来の半導体記憶装置の一例の平面図とそのＥ
Ｅ線、ＦＦ線の断面図である。

【図９】従来の半導体記憶装置の他の例の平面図とその
ＧＧ線、ＨＨ線の断面図である。

【符号の説明】

１半導体基板２分離用溝４ビット線６ワード線用溝８ワード線９分離用ゲート電極１４ビットコンタクト１６容量下層電極１７容量コンタクト１９容量上層電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の表面に素子分離用の溝を形
成し、この素子分離用溝で画成された領域にトランジス
タを形成し、かつこのトランジスタとその上層に形成し
た容量とで記憶素子を構成する半導体記憶装置におい
て、前記半導体基板の表面に複数本の平行な第１の溝を
有し、この第１の溝の内部に絶縁膜を介して導電材料を
埋設してビット線を構成し、前記半導体基板の表面には
前記第１の溝と直交する複数本の平行な第２の溝を有
し、この第２の溝の内部に絶縁膜を介して導電材料を埋
設してワード線と素子分離溝を構成し、前記第１の溝と
第２の溝で囲まれる前記半導体基板の領域に拡散層が形
成されてトランジスタが構成され、かつ前記半導体基板
の表面上に容量が形成され、前記トランジスタの拡散層
に対して前記ビット線と容量とがそれぞれ電気接続さ
れ、かつ前記第１の溝は前記拡散層よりも深く形成さ
れ、第２の溝は前記ビット線の深さよりも浅く、かつ前
記拡散層よりも深く形成されていることを特徴とする半
導体記憶装置。
【請求項２】一導電型半導体基板の表面に逆導電型の
拡散層を形成する工程と、前記半導体基板の表面に複数
本の第１の溝を前記拡散層よりも深く形成する工程と、
前記第１の溝内に絶縁膜を形成して素子分離用溝を形成
する工程と、前記第１の溝内の絶縁膜内に導電材料を埋
設してビット線を形成する工程と、前記半導体基板の表
面に前記ビット線に直交する第２の溝を前記ビット線よ
りも浅く前記拡散層よりも深く形成する工程と、前記第
２の溝内に絶縁膜を形成し、かつその内部に導電材料を
埋設してワード線と素子分離溝を形成する工程と、前記
ビット線の上端部と前記拡散層の一部とを導通させる導
電膜を選択的に形成する工程と、前記半導体基板の表面
上に絶縁膜を形成して容量とのコンタクト孔を開設する
工程と、このコンタクト孔を含む前記絶縁膜上に容量下
層電極、容量絶縁膜、容量上層電極を形成する工程とを
含むことを特徴とする半導体記憶装置の製造方法。