TWI460821B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法 相關申請案之交互參照
本申請案係主張2009年8月11日申請的韓國專利申請案號10-2009-0073818的優先權，該專利申請案係以其整體被納入作為參考。
本發明係有關於一種半導體元件以及一種製造半導體元件的方法；更具體而言，本發明係有關於一種包含一埋入式閘極(buried gate)、一儲存節點以及位元線的半導體元件以及一種製造半導體元件的方法。
在半導體記憶體元件中，DRAM具有複數個單位記憶胞，每個單位記憶胞是由一個電容器以及一個電晶體所構成。其中，該電容器係被用來暫時儲存資料，而該電晶體係在利用半導體具有可變的導電度的本質下被用來響應一控制信號(字線)，以在一位元線以及該電容器之間傳送資料。該電晶體具有一個閘極、一個源極以及一個汲極。根據一施加到該閘極的控制信號，帶電的粒子係被容許移動在源極與汲極之間。帶電的粒子在源極與汲極之間的移動係透過一藉由閘極所界定的通道區域而被實現。
根據一種在半導體基板上製造習知的電晶體的方法，閘極是先被形成在半導體基板之上，並且雜質係被摻雜到閘極的兩側中，以形成源極與汲極。在源極與汲極之間且在閘極之下的一個區域係變成為該電晶體的通道區域。具有此種水平通道區域的電晶體係佔有一定的半導體基板面積。高密度的半導體記憶體元件係具有許多形成於其中的電晶體，因此縮小半導體記憶體元件的尺寸(或晶片尺寸)是困難的。
減小晶片尺寸係容許每個晶圓能夠產出較大數量的半導體記憶體晶片，此導致有改善的產量。固然，一些不同的技術已經被用來減小晶片尺寸。其中一種技術是使用凹陷閘極(recess gate)來代替具有水平通道區域的傳統的平坦閘極，其中凹處(recess)係被形成在基板上，並且接著在該凹處中形成閘極，以獲得一個沿著該凹處的彎曲表面的通道區域。另一種技術是使用埋入式閘極，其係藉由將整個閘極埋入在凹處中而被形成。
在此種埋入式閘極結構中，隔離閘極已被使用來以線的形式形成位元線接點以及儲存節點接點。然而，在如此的做法中，記憶胞面積可能會變成大於隔離閘極結構，並且可能會比現有的溝槽類型的元件隔離膜遭遇到更大的漏電流。
再者，利用此種溝槽類型的元件隔離膜的埋入式閘極結構具有一項缺點在於位元線接點的圖案化期間，接點孔洞通常需要藉由乾式蝕刻而被圖案化為孔洞。若臨界尺寸(CD)在尺寸上變成較小的，則接點孔洞的圖案可能會未被界定在光罩上。再者，當後續的蝕刻製程期間需要在主動區域中蝕刻出接點孔洞時，該主動區域可能會未開放出來。增加CD以避免此問題則可能造成與儲存節點的短路問題。
此外，尚有其它問題：例如，儲存節點接點在位元線的形成後必須被形成為自對準接點(SAC)，以及在主動區域與接點之間減少的接觸面積會增加接觸電阻。
本發明的實施例係針對於提供一種半導體元件以及一種製造半導體元件的方法，其中儲存節點的接點孔洞係被做成足夠大的，以便於利用小的CD來對儲存節點的接點孔洞蝕刻。再者，一連接(landing)插塞係被形成為具有小於插塞電阻的電阻，並且該SAC製程係在該位元線形成時被執行。
在一個實施例中，一種製造一半導體元件的方法，其係包含形成一用於在一半導體基板中界定複數個主動區域的元件隔離膜；在該半導體基板中形成複數個埋入式字線；形成一用於露出兩個相鄰的主動區域的一個儲存節點接點區域的儲存節點的接點孔洞；利用一種儲存節點的接點插塞材料來填入該儲存節點的接點孔洞；形成一用於露出該主動區域的一個位元線接點區域並且分開該儲存節點的接點插塞材料成為兩個部份的位元線溝槽；以及形成一位元線到該位元線溝槽內。藉由將該儲存節點的接點孔洞做成是大的，在利用小的CD蝕刻儲存節點的接點孔洞的期間所造成的任何問題都可被解決，並且在位元線形成期間已不再需要SAC製程。
該製造一半導體元件的方法更包括：在該主動區域的位元線接點區域以及儲存節點接點區域之上形成一連接插塞。
該連接插塞的形成較佳是包括：在該些字線的形成之前，在該主動區域的表面之上形成一硬式光罩氧化物以及一硬式光罩層；在該些字線的形成之後，從該主動區域的表面移除該硬式光罩層以及硬式光罩氧化物；在該硬式光罩層已經被移除的主動區域的一個空間中形成一連接插塞；以及植入離子到該連接插塞中。
該儲存節點的接點孔洞的形成較佳是包括：在包含該連接插塞以及字線的半導體基板之上形成一層間介電質；以及利用該連接插塞作為一蝕刻停止層來蝕刻該層間介電質。
該方法更包括：在該主動區域的位元線接點以及儲存節點接點區域中形成一選擇性的磊晶成長(SEG)層，以便於藉由SEG層來增加該主動區域的一個接面區域(源極/汲極)的高度，以降低插塞電阻並且降低GIDL(閘極引發汲極漏電流)。
該些埋入式字線的形成係包括：在該半導體基板中形成一溝槽；利用一閘極導電層來填入該溝槽；以及在該溝槽內的閘極導電層之上形成一覆蓋層。以此種方式，埋入式字線係被形成在該矽基板的表面的較低部份上。
該方法較佳是更包括：在該位元線溝槽的形成之後，在該位元線溝槽的側壁上形成一氮化物間隙壁。
較佳的是，該些位元線的形成係藉由該金屬鑲嵌製程來完成，該金屬鑲嵌製程係包括：在該位元線溝槽的側壁以及底部表面上形成一阻障金屬層；以及在該阻障金屬層的表面之上形成一位元線的導電層。
該方法較佳是更包括：在該阻障金屬層的形成之後，熱氧化該阻障金屬層以形成金屬矽化物(silicide)；以及移除該阻障金屬層以留下該金屬矽化物。
該連接插塞的表面較佳是具有與該元件隔離膜的表面相同的高度。
本發明的製造一半導體元件的方法中的半導體元件是包括：在一半導體基板之上形成的主動區域，每個主動區域係包含一個位元線接點區域及一個儲存節點接點區域以及一用於界定該主動區域的元件隔離膜；複數個埋在該半導體基板中的字線；埋在露出兩個相鄰的主動區域的儲存節點接點區域的一個儲存節點的接點孔洞中的一儲存節點的接點插塞；一用於露出該主動區域的位元線接點區域並且分開該儲存節點的接點插塞材料成為兩個部份的位元線溝槽；以及埋在該位元線溝槽中的位元線，其特徵在於在利用小的CD來蝕刻儲存節點的接點孔洞的期間所造成的任何問題可藉由將該儲存節點的接點孔洞做成是大的來加以解決，並且在位元線的形成時並不需要SAC製程。
在該半導體元件更包括一形成在該主動區域的位元線接點以及儲存節點接點區域之上的多晶矽插塞之情形下，插塞電阻可被降低。
在該半導體元件更包括一在該主動區域的位元線接點以及儲存節點接點區域之上的選擇性的磊晶成長層之情形下，該主動區域的接面區域(源極/汲極)的高度可藉由該SEG層而增加，並且此於是降低了插塞電阻並且降低GIDL。
該半導體元件較佳是更包括一形成在該些字線以及元件隔離膜之上的層間介電質，並且該字線是由一埋入式字線所形成的，其包括：一埋在該半導體基板的一溝槽中的閘極導電層；以及一形成在該溝槽內的閘極導電層之上的覆蓋層。
該半導體元件較佳是更包括一形成在該位元線溝槽的側壁上的氮化物間隙壁，並且該些位元線係藉由該金屬鑲嵌製程而被形成，該金屬鑲嵌製程係包括：在該位元線溝槽的側壁以及底部表面上形成一阻障金屬層；以及在該阻障金屬層的表面之上形成一位元線的導電層。
該半導體元件較佳是更包括形成在該阻障金屬層以及位元線的導電層之間的金屬矽化物，並且該連接插塞的表面係具有與該元件隔離膜的表面相同的高度。
根據本發明的製造半導體元件的方法的實施例現在將會參考所附的圖式更加詳細地加以描述。
圖1至圖13是依序描繪根據本發明的半導體元件的製造方法的平面或截面圖。在圖2中，(a)是沿著圖1中的Y方向所取的截面圖，(b)是沿著圖1中的X方向所取的截面圖。其它的圖均依循相同的朝向。
首先請參考圖1，主動區域12以及用於界定該主動區域12的元件隔離膜14係被形成在半導體基板上。每個主動區域12都與兩字線20交叉。在本實施例中，主動區域相對於字線20係界定出一個銳角。該字線20係被形成在半導體基板之內作為埋入式字線，亦即，字線20的上方表面係低於半導體基板的上方表面。
請參照圖2，一硬式光罩氧化物15以及一氮化物或是由一種多晶矽材料製成的一硬式光罩層係依序形成在該半導體基板的表面之上。該硬式光罩層係利用一個界定元件隔離膜14區域以形成硬式光罩圖案16的光罩而被蝕刻。該半導體基板係利用此硬式光罩圖案16作為一個光罩而被蝕刻以在其中形成溝槽，並且該溝槽係被填入一種氧化物以形成該元件隔離膜14。
在一個實施例中，在該元件隔離膜14形成在半導體基板上之前，一襯墊氮化物(未顯示)以及一襯墊氧化物(未顯示)係被形成在該半導體基板的溝槽表面之上。由一種氧化物材料所製成的元件隔離膜14的獲得是藉由例如利用一種旋塗式介電材料(SOD)方法以在該具有溝槽形成於其中的半導體基板的整個表面之上形成一氧化物，並且接著藉由CMP方法從該硬式光罩圖案16的表面移除該氧化物以將該元件隔離膜14填入該溝槽內。
在一種習知方法中，主動區域12係被形成為使得其表面和該元件隔離膜14的表面是具有相同的高度。在本實施例中，由於該硬式光罩16是位在該主動區域12的表面上，所以該硬式光罩16的表面係被形成為具有與該元件隔離膜14的表面相同的高度，亦即，主動區域12的上方表面係被設置為低於該元件隔離膜14的上方表面。此種在主動區域12與元件隔離膜14之間的高度差係有助於連接插塞的形成，因為當硬式光罩圖案16是由一種氮化物所製成並且接著該氮化物材料被移除時、或是當該硬式光罩16是由多晶矽所製成並且接著該多晶矽係被圖案化以用作為連接插塞時，層間介電質並不需要形成在主動區域12之上。在本發明的另一實施例中，代替在主動區域12之上形成硬式光罩16的是，一種選擇性的磊晶成長(SEG)製程係被執行在主動區域上，以使得主動區域12的一SEG層(未顯示)的表面具有實質與元件隔離膜14的表面相同的高度。在此例中，儘管儲存節點接點是在不形成連接插塞下直接形成在該主動區域12之上的SEG層(未顯示)的表面上，但是因為該SEG層係增加該主動區域12的一個接面區域(源極/汲極)的高度，所以插塞電阻可被降低，並且閘極引發汲極漏電流(GIDL)係被降低。
請參照圖3，具有用於形成埋入式閘極20的預設深度的溝槽22係被形成在具有主動區域12以及元件隔離膜14形成於其上的半導體基板中。該溝槽22的表面係被氧化以形成一閘極氧化物24，並且具有該閘極氧化物24形成於其上的溝槽22係被填入閘極電極26(圖4)。在本實施例中，該閘極電極26係包含TiN及鎢(W)。一用於保護該閘極電極26的覆蓋膜28係被形成在該溝槽22內的閘極電極26之上。
請參照圖5，該硬式光罩層16係被移除，並且連接插塞30係被形成在一個藉由移除該硬式光罩層16所產生的空間中。該連接插塞30係電連接該半導體基板的接面區域(源極/汲極)至位元線接點插塞以及儲存節點的接點插塞。該連接插塞20係由導電材料(例如，多晶矽)所形成的。該連接插塞的形成製程係包含沉積一種例如是多晶矽的連接插塞材料在藉由該硬式光罩層16的移除所產生的空間內以及在該覆蓋膜28之上。突出在該覆蓋膜28之上的過量的連接插塞材料係利用化學機械研磨(CMP)或回蝕而被移除。該連接插塞30可藉由沉積經摻雜的多晶矽、或是藉由沉積多晶矽且接著植入用於摻雜的離子而被形成。
在本實施例中並非是直接在半導體基板的接面區域上形成位元線接點插塞以及儲存節點的接點插塞，而是連接插塞30形成在半導體基板的接面區域上，因為位元線是將會透過金屬鑲嵌製程(將加以描述)來加以形成的。該連接插塞30(或是成長在該主動區域12上的一SEG層)係耦接位元線與主動區域12的接面區域。藉由連接插塞30的使用，在被用以形成位元線的金屬鑲嵌製程期間可避免半導體基板的損失。於是，具有低深度的接面區域可被利用。此外，由於金屬插塞並非直接形成在主動區域上，所以該連接插塞30作用為一緩衝物，並且在主動區域12與接點插塞(連接插塞)之間的接觸表面係增加，因而降低了插塞電阻。
一密封氮化物32係被形成在連接插塞30、埋入式閘極20以及元件隔離膜14之上，以保護該埋入式閘極20以及連接插塞30。閘極係被形成在一個週邊區域(未顯示)中，而不是在到此已描述的記憶胞區域內。
請參照圖6，一層間介電質(ILD)40係被形成在該密封氮化物32之上。
該ILD 40的一部份係被蝕刻以形成一個儲存節點的接點孔洞42(圖7)。孔洞42係露出該連接插塞30並且被用來形成儲存節點的接點插塞。圖7(b)係顯示沿著圖8的半導體元件的X方向的橫截面圖。在本實施例中，該儲存節點的接點孔洞42係包含兩個相鄰的主動區域12的一個儲存節點區域。
在一種習知的方法中，每個主動區域12的儲存節點的接點孔洞42是個別被形成，亦即，每個主動區域有一個接點孔洞。在本實施例中，一個儲存節點的接點孔洞42係被形成用於兩個相鄰的主動區域12。於是，對於接點孔洞而言，可利用較大的接點孔洞圖案。發生接點孔洞圖案未被界定在接點孔洞圖案的形成期間所產生的光罩上的可能性可被最小化。包含兩個儲存節點接點區域的儲存節點的接點孔洞圖案係被分成兩個部份，以電隔離該兩個部份，此製程係在稍後加以描述。
在本實施例中，儲存節點的接點插塞是在位元線接點插塞之前被形成，因而位元線的形成製程可以用類似於該埋入式閘極的形成製程的方式進行。
請參照圖9，露出連接插塞30的儲存節點的接點孔洞42係被填入一種導電的材料以形成儲存節點的接點插塞44。在本實施例中，此儲存節點的接點插塞44是由和連接插塞30相同的材料(例如，多晶矽)所製成的。例如，在一多晶矽層沉積在具有該儲存節點的接點孔洞42形成於其中的半導體基板的整個表面上之後，在該層間介電質40的表面的上方部份上的多晶矽層係藉由CMP或回蝕而被移除。
請參照圖10，一硬式光罩圖案55係被形成以在具有該儲存節點的接點插塞44形成於其中的層間介電質40之上界定一位元線區域。該硬式光罩圖案55可以是一氮化物。
在該硬式光罩圖案55作為一光罩之下，用於形成位元線的位元線溝槽51係被蝕刻至一預設的深度，以便於露出該連接插塞30在該位元線區域的一部份中的表面。
該位元線溝槽51係被用來藉由一種金屬鑲嵌製程以形成位元線。所形成的位元線溝槽51亦分開延伸橫跨兩個相鄰的主動區域12的儲存節點的接點插塞44(請參見圖10(b))成為兩個個別的部份，其中每個分開的部份係連接個別的主動區域12。於是，在位元線接點孔洞以及儲存節點的接點孔洞的形成時並不需要利用SAC製程。
如同在圖11中所示，當儲存節點的接點插塞44被形成在複數個主動區域12的每個主動區域12中時，位元線亦以一種與該些主動區域12交叉的方式形成。因此，形成在兩個主動區域之上的儲存節點的接點插塞44可藉由形成位元線溝槽51來加以分開。
接著請參考圖12，用於隔離該位元線溝槽51的介電質間隙壁52係被形成在該位元線溝槽51的底部及側壁上。此介電質間隙壁52較佳是由一種具有低介電常數的材料(例如，一氮化物或氧化物)所製成的。
一接點光罩(未顯示)僅露出其中位元線接點應該會形成的一個位元線接點節點部份(在圖12(b)中左邊的位元線溝槽51)，以便於移除在該位元線溝槽51的底部表面上的介電質間隙壁52，藉此露出該連接插塞30。
請參照圖13，位元線50係被形成在具有該介電質間隙壁52形成於其上的位元線溝槽51中。更明確的說，一位元線的阻障金屬層53首先被形成在該位元線溝槽51的底部及側壁表面上。在一個實施例中，該阻障金屬層53係包含Ti/TiN或是Tix Six 材料。
在一個實施例中，該阻障金屬層53係為了矽化(silicidification)而被熱處理，其中介面區域係被轉換成為金屬矽化物，而主體材料(未顯示)則維持非矽化的。上方的部份係被移除，以留下在該位元線溝槽51中所剩的已經轉換成金屬矽化物的下方的部份。由於其中位元線接點將被形成的部份是沒有介電質間隙壁52，所以該些位元線是和連接插塞30電連接的。
一位元線的導電層54係被形成在該阻障金屬層53(在一個實施例中是金屬矽化物)的表面之上，該位元線的導電層54可以是由鎢(W)製成的。同時，為了增加該阻障金屬層53以及位元線的導電層54之間的粘著力，一黏著劑層或TiN層(未顯示)可額外形成在這兩個層之間的介面上。
一個由一種氮化物材料所製成的位元線的硬式光罩56係被形成在該阻障金屬層53以及位元線的導電層54之上。該位元線的硬式光罩形成製程係包含在整個表面之上沉積一氮化物，並且利用CMP或回蝕而使得位元線的硬式光罩56僅留在該位元線溝槽52內。
儘管後續的製程並未被展示，但應瞭解的是由一個下方電極、一個上方電極以及一介電質所構成的電容器係被形成在該儲存節點的接點插塞44之上。另外的層係被形成在其上以完成半導體元件的製程。
本發明以上的實施例是舉例性質而非限制性的。各種的替代以及等同的實施例是可能的。本發明並不限於在此所述的實施例。本發明也不限於任何特定類型的半導體元件。其它的增加、刪去或修改在考慮到本發明的揭露內容下都是明顯的，因而都欲落在所附的申請專利範圍的範疇內。
12．．．主動區域
14．．．元件隔離膜
15．．．硬式光罩氧化物
16．．．硬式光罩
20．．．埋入式閘極
22．．．溝槽
24．．．閘極氧化物
26．．．閘極電極
28．．．覆蓋膜
30．．．連接插塞
32．．．密封氮化物
40．．．層間介電質
42．．．儲存節點的接點孔洞
44．．．儲存節點的接點插塞
50．．．位元線
51．．．位元線溝槽
52．．．介電質間隙壁
53．．．阻障金屬層
54．．．位元線導電層
55．．．硬式光罩圖案
56．．．位元線硬式光罩
圖1至圖13是依序描繪根據本發明的半導體元件的製造方法的平面或截面圖。
12．．．主動區域
14．．．元件隔離膜
15．．．硬式光罩氧化物
20．．．埋入式閘極
24．．．閘極氧化物
26．．．閘極電極
28．．．覆蓋膜
30．．．連接插塞
32．．．密封氮化物
40．．．層間介電質
44．．．儲存節點的接點插塞
50．．．位元線
52．．．介電質間隙壁
53．．．阻障金屬層
54．．．位元線導電層
56．．．位元線硬式光罩

Claims (20)

  1. 一種製造一半導體元件的方法，其係包括：形成一個元件隔離結構以在一個基板中界定複數個主動區域，該複數個主動區域包含彼此相鄰設置的第一及第二主動區域；在該基板中形成複數個埋入式字線，每個埋入式字線係被界定在該基板中所形成的一個溝槽內；形成一個延伸在該第一及第二主動區域之上的儲存節點的接點孔洞；利用一種儲存節點的接點插塞材料來填入該儲存節點的接點孔洞；形成一個位元線溝槽以分開該儲存節點的接點插塞材料成為第一及第二儲存節點的接點插塞，該第一儲存節點的接點插塞係被指定給該第一主動區域，並且該第二儲存節點的接點插塞係被指定給該第二主動區域；以及在該位元線溝槽之內形成一位元線。
  2. 如申請專利範圍第1項之方法，其更包括：在該位元線接點區域以及該儲存節點接點區域之上形成一連接插塞。
  3. 如申請專利範圍第2項之方法，其中該連接插塞的形成係包括：在形成該些埋入式字線之前，在該第一及第二主動區域的表面之上形成一硬式光罩氧化物以及一硬式光罩層；在形成該些埋入式字線之後，從該第一及第二主動區域的表面移除該硬式光罩層以及該硬式光罩氧化物；以及在一個藉由該硬式光罩層的移除所界定的空間中形成該連接插塞。
  4. 如申請專利範圍第3項之方法，其更包括：植入離子到該連接插塞中。
  5. 如申請專利範圍第2項之方法，其中該儲存節點的接點孔洞的形成係包括：在包含該連接插塞以及字線的基板之上形成一層間介電質；以及利用該連接插塞作為一蝕刻停止層來蝕刻該層間介電質。
  6. 如申請專利範圍第1項之方法，其更包括：在該第一及第二主動區域的位元線接點以及儲存節點接點區域中形成一選擇性的磊晶成長(SEG)層。
  7. 如申請專利範圍第1項之方法，其中該些埋入式字線的形成係包括：在該基板中形成複數個溝槽；利用一閘極導電層來填入該溝槽；以及在該溝槽內的閘極導電層之上形成一覆蓋層。
  8. 如申請專利範圍第1項之方法，其更包括：在該位元線溝槽的一個底部以及多個側邊表面上形成一氮化物間隙壁；以及在該位元線接點節點部份的一部份中，從該位元線溝槽的底部移除該氮化物間隙壁。
  9. 如申請專利範圍第1項之方法，其中該些位元線的形成係包括：在該位元線溝槽的側壁及底部表面上形成一阻障金屬層；以及在該阻障金屬層的表面之上形成一位元線的導電層。
  10. 如申請專利範圍第9項之方法，其更包括：熱處理該阻障金屬層以轉換該阻障金屬層的一部份成為金屬矽化物；以及移除未被轉換成金屬矽化物的阻障金屬層，藉此使得該金屬矽化物留在該位元線溝槽之內。
  11. 如申請專利範圍第2項之方法，其中該連接插塞的表面具有和該元件隔離結構的表面實質相同的高度。
  12. 一種半導體元件，其係包括：形成在一個基板中的第一及第二主動區域，該第一及第二主動區域係彼此相鄰，該第一及第二主動區域分別包含一個位元線接點區域與一個儲存節點接點區域以及一個元件隔離結構；一設置在該基板中所形成的一個溝槽內的字線；第一及第二儲存節點的接點插塞係分別指定給該第一及第二主動區域，該第一及第二儲存節點的接點插塞係藉由一位元線溝槽而彼此分開；以及一形成在該位元線溝槽內的位元線。
  13. 如申請專利範圍第12項之半導體元件，其更包括：一形成在該位元線接點以及儲存節點接點區域之上的多晶矽插塞。
  14. 如申請專利範圍第12項之半導體元件，其更包括：一形成在該位元線接點以及儲存節點接點區域之上的選擇性的磊晶成長層。
  15. 如申請專利範圍第12項之半導體元件，其更包括：一形成在該些字線以及元件隔離膜之上的層間介電質。
  16. 如申請專利範圍第12項之半導體元件，其中該字線係包括：一設置在該基板的溝槽內的閘極導電層；以及一形成在該溝槽內的閘極導電層之上的覆蓋層。
  17. 如申請專利範圍第12項之半導體元件，其更包括：一形成在該位元線溝槽的側壁上的氮化物間隙壁。
  18. 如申請專利範圍第12項之半導體元件，其中該位元線係包括：一接觸該位元線溝槽的側壁以及底部表面的阻障金屬層；以及一接觸該阻障金屬層的位元線的導電層。
  19. 如申請專利範圍第18項之半導體元件，其更包括：一設置在該阻障金屬層以及該位元線的導電層之間的金屬矽化物層。
  20. 如申請專利範圍第12項之半導體元件，其中連接插塞的表面具有和該元件隔離結構的表面實質相同的高度。
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