CN109979940B - 半导体存储器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体存储器件及其制作方法，半导体存储器件主要包括在半导体衬底和导电材料层之间的位线接触，半导体衬底具有有源区、字线及字线隔离层，字线隔离层中具有位线接触沟槽。位线接触形成于位线接触沟槽，位线接触的一顶层被去除以形成凹槽，位线接触的侧壁与字线隔离层的侧壁之间具有侧壁沟槽。导电材料层具有第一填充部及第二填充部，第一填充部填充于侧壁沟槽内且内形成有孔洞，第二填充部填充于凹槽内。位线电极至少覆盖所述导电材料层。本发明的位线电极与有源区之间的接触处两侧设置孔洞，孔洞具有较低的介电常数，可以减少位线接触结构间的寄生电容，从而减轻信号延迟失效现象，提升动态随机存储器的性能。

Description

半导体存储器件及其制作方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体存储器件及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
在现有的技术中，垂直于位线方向的位线接触沟槽的制作是直接通过光刻图案的转移形成，再在其中填入多晶硅，形成垂直于BL方向的多晶硅接触层，在所述多晶硅接触层上通过双重图形(Pitch doubling)的方法形成位线图案并蚀刻转移图案制作位线电极，最后将多晶硅接触层未与位线电极接触的部分蚀刻干净，以形成存储器的位线结构。
目前在动态随机存储器制造工艺领域中，随着电子器件尺寸缩小，动态随机存储器读写程序中信号延迟失效(RC delay)抑制亦趋困难，造成该种现象的因素之一就是位线结构之间会形成寄生电容。
基于以上所述，提供一种可以有效抑制动态随机存储器读写程序中信号延迟失效的半导体存储器件及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件及其制作方法，用于解决现有技术中位线结构之间具有较大的寄生电容，而导致动态随机存储器读写程序中信号延迟失效(RC delay)的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件的制作方法，所述制作方法包括：1)提供一半导体衬底，所述半导体衬底具有有源区、字线及字线隔离层，所述字线隔离层中具有位线接触沟槽，所述位线接触沟槽显露所述半导体衬底在所述字线之间的部位；2)于所述位线接触沟槽的底部及侧壁形成牺牲介质层，并去除所述位线接触沟槽底部的所述牺牲介质层，以显露所述半导体衬底在所述字线之间的部位；3)于所述位线接触沟槽中填充位线接触层，并将所述位线接触沟槽中的位线接触层刻蚀至低于所述牺牲介质层的顶面，以形成凹槽；4)去除所述牺牲介质层，以于所述位线接触层与所述字线隔离层之间形成侧壁沟槽；5)采用沉积工艺于所述侧壁沟槽以及所述字线隔离层上形成导电材料层，所述导电材料层位于所述侧壁沟槽内的部位有孔洞；以及6)于所述导电材料层上形成电极材料，并图案化刻蚀所述电极材料及所述导电材料层，以形成间隔排列多根位线电极并使所述位线接触层分离为多个位线接触。
优选地，步骤1)中，所述有源区呈断续带状分布形成于所述半导体衬底中，所述字线包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个所述有源区对应交叉两条所述晶体管字线。
优选地，步骤1)中，所述位线接触沟槽更陷进所述半导体衬底一深度，以提高所述侧壁沟槽的深宽比。
优选地，步骤2)中，形成所述牺牲介质层的工艺具体可以是原子层沉积工艺(ALD)，所述牺牲介质层的材料包含二氧化硅(SiO2)，步骤4)中，去除所述牺牲介质层的工艺具体可以是湿法腐蚀工艺。
优选地，步骤3)包括：3-1)通过沉积工艺于所述位线接触沟槽中填充第一P型多晶硅层，直至所述第一P型多晶硅层填满所述位线接触沟槽；3-2)通过沉积工艺于所述第一P型多晶硅层上形成第二P型多晶硅层，所述第二P型多晶硅层的P型元素的掺杂浓度低于所述第一P型多晶硅层的P型元素的掺杂浓度；3-3)通过等离子体干法刻蚀工艺去除所述字线隔离层上的第二P型多晶硅层及第一P型多晶硅，以显露所述牺牲介质层；以及3-4)通过等离子体干法刻蚀工艺进一步去除位于所述位线接触沟槽中的第一P型多晶硅层的一顶层，以形成所述凹槽。
优选地，步骤3)中，所述凹槽的深度介于1纳米(nm)～3纳米(nm)之间，位于所述凹槽下方的所述位线接触层的厚度介于15纳米(nm)～45纳米(nm)之间，所述位线接触层的宽度介于20纳米(nm)～50纳米(nm)之间。
优选地，于所述侧壁沟槽填充导电材料层并于所述导电材料层中形成孔洞的工艺包括等离子增强化学气相沉积工艺(PECVD)，所述导电材料层包括氮化钛层(TiN)。
优选地，步骤4)中，所述侧壁沟槽的深宽比介于3～15之间。
优选地，所述侧壁沟槽的深度介于15纳米(nm)～45纳米(nm)之间，所述侧壁沟槽的宽度介于1纳米(nm)～5纳米(nm)之间。
优选地，所述导电材料层内所述孔洞的宽度与所述侧壁沟槽内的所述导电材料层的宽度的比值介于1:2～1:3之间。
优选地，还包括步骤7)，沉积保护层于所述位线电极及所述导电材料层的侧壁及表面，以密封所述孔洞。
优选地，步骤6)完成后，步骤6)完成后，所述导电材料层(113)具有第一填充部(114)、第二填充部(116)，所述第一填充部填充于所述侧壁沟槽内，且所述第一填充部内形成有所述孔洞，所述第二填充部填充于所述凹槽内。
进一步地，所述导电材料层还具有凸起部(117)，所述凸起部位于所述字线隔离层的表面且与所述第二填充部交叉延伸。
进一步地，所述凸起部呈波浪型与所述位线接触层的顶面交叉，并且所述导电材料层通过所述第一填充部与所述第二填充部在所述交叉的位置与所述位线接触接触相连，所述位线电极呈与所述凸起部对应的波浪型位于所述凸起部的表面上。
本发明还提供一种半导体存储器件，包括：半导体衬底，所述半导体衬底具有有源区、字线及字线隔离层，所述字线隔离层中具有位线接触沟槽，所述位线接触沟槽显露所述半导体衬底在所述字线之间的部位；位线接触，形成于所述位线接触沟槽内，所述位线接触一顶层被去除以形成由所述字线隔离层相对凹入的凹槽，并且所述位线接触的侧壁与所述字线隔离层的侧壁之间具有侧壁沟槽；导电材料层，具有第一填充部及第二填充部，所述第一填充部填充于所述侧壁沟槽内，且所述第一填充部内形成有孔洞，所述第二填充部填充于所述凹槽内；以及位线电极，与所述第二填充部交叉延伸。
优选地，所述有源区呈断续带状分布形成于所述半导体衬底中，所述字线包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个所述有源区对应设置两条所述晶体管字线。
优选地，所述位线接触沟槽更陷进所述半导体衬底一深度，以进一步提高所述侧壁沟槽的深宽比。
优选地，所述凹槽的深度介于1纳米(nm)～3纳米(nm)之间，位于所述凹槽下方的所述位线接触的厚度介于15纳米(nm)～45纳米(nm)之间，所述位线接触的宽度介于20纳米(nm)～50纳米(nm)之间。
优选地，所述导电材料层的材料包含氮化钛(TiN)。
优选地，所述侧壁沟槽的深宽比介于3～15之间。
优选地，所述侧壁沟槽的深度介于15纳米(nm)～45纳米(nm)之间，所述侧壁沟槽的宽度介于1纳米(nm)～5纳米(nm)之间。
优选地，还包括位于所述位线电极的侧壁及表面的保护层，所述孔洞的两端由所述保护层气密包覆。
优选地，所述孔洞的宽度与所述第一填充部的宽度的比值介于1:2～1:3之间。
优选地，所述导电材料层还具有凸起部(117)，所述凸起部位于所述字线隔离层的表面且与所述第二填充部交叉延伸。
进一步地，所述凸起部呈波浪型与所述位线接触的顶面交叉，并且所述导电材料层通过所述第一填充部与所述第二填充部在所述交叉的位置与所述位线接触接触相连，所述位线电极呈与所述凸起部对应的波浪型位于所述凸起部的表面上。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明的位线电极与位线接触层的接触处设置连通的孔洞，其介电常数接近于真空中的介电常数，使得位线结构间的寄生电容得到减少，故本发明能减轻信号延迟失效(RCdelay)现象，提升动态随机存储器(DRAM)的性能。
附图说明
图1显示为动态随机存储器单元的电路结构示意图。
图2～图16显示为本发明第一实施例的半导体存储器件的制作方法各步骤所呈现的结构示意图，其中，图3显示为图2中A-A’处的截面结构示意图，图14显示为图13中A-A’截面处的结构示意图，图15显示为图13中B-B’截面处的结构示意图，图16显示为图13中C-C’截面处的结构示意图。
图17显示为本发明第二实施例的半导体存储器件。
元件标号说明
101 半导体衬底
102 有源区
103 字线
104 字线隔离层
105 位线接触沟槽
106 浅沟槽隔离结构(STI)
107 牺牲介质层
108 第一P型多晶硅层
109 第二P型多晶硅层
110 位线接触层
110A 位线接触
111 凹槽
112 侧壁沟槽
113 导电材料层
114 第一填充部
115 孔洞
116 第二填充部
117 凸起部
118 电极材料
119 位线电极
120 保护层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图16所示，第一实施例提供一种半导体存储器件的制作方法，所述制作方法包括：
如图2～图3所示，其中，图3显示为图2中A-A’处的截面结构示意图，首先进行步骤1)，提供一半导体衬底101，所述半导体衬底101具有有源区102、字线103及字线隔离层104，所述字线隔离层104中具有位线接触沟槽105，所述位线接触沟槽105显露所述半导体衬底101在所述字线103之间的部位。
如图2及图3所示，所述有源区102呈断续带状分布形成于所述半导体衬底101中，所述字线103包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区102交叉，每个有源区102对应设置两条晶体管字线，所述半导体衬底101中还具有隔离所述有源区102的浅沟槽隔离结构(STI)106。
所述半导体衬底101的材料具体可以是单晶硅材料，所述有源区102的具体材料结构可以是内有元素掺杂的单晶硅材料，其电阻率介于5×10Ωm～5×103Ωm之间，其中，所述的Ωm代表欧姆·米。
所述浅沟槽隔离结构(STI)包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电材料的K值通常小于3，其用于隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电材料可以包含氧化硅材料等，所述浅沟槽深度介于800～1600纳米之间以控制晶体管隔离程度。
所述沟槽状的晶体管字线包括介质材料层及栅极材料层，所述介质材料层的介电常数介于1～8之间，包括氧化硅及氮化硅中的一种，厚度介于1～10纳米之间；所述栅极材料层包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所组成群组中的一种，其电阻率介于2×10-8Ωm～1×102Ωm之间。
所述字线隔离层104的用于隔离晶体管字线及位线，其可通过低压气相沉积(LowPresure Chemical Vapor Deposition)或等离子气相沉积(Plasma EnhancementChemical Vapor Deposition)等工艺形成，其介电材料常数介于1～10之间，如氮化硅(Silicon Nitride)等，其厚度介于5～80纳米之间。
如图3所示，所述位线接触沟槽105更陷进所述半导体衬底101一深度，可以进一步提高后续工艺所形成的所述侧壁沟槽112的深宽比。
如图4～图5所示，然后进行步骤2)，于所述位线接触沟槽105的底部及侧壁形成牺牲介质层107，并去除所述位线接触沟槽105底部的所述牺牲介质层107，以显露所述半导体衬底101在所述字线103之间的部位。
作为示例，于所述位线接触沟槽105的底部及侧壁形成牺牲介质层107的工艺可以包含原子层沉积工艺(ALD)，所述牺牲介质层107的材料可以包含二氧化硅(SiO2)。
如图6～图7所示，接着进行步骤3)，于所述位线接触沟槽105中填充位线接触层110，并将所述位线接触沟槽105中的位线接触层110刻蚀至低于所述牺牲介质层107的顶面，以形成凹槽111。
具体地，步骤3)包括：
3-1)通过沉积工艺于所述位线接触沟槽105中填充第一P型多晶硅层108，直至所述第一P型多晶硅层108填满所述位线接触沟槽105；
3-2)通过沉积工艺于所述第一P型多晶硅层108上形成第二P型多晶硅层109，所述第二P型多晶硅层109的P型元素的掺杂浓度低于所述第一P型多晶硅层108的P型元素的掺杂浓度；
3-3)通过等离子体干法刻蚀工艺去除所述字线隔离层104上的第二P型多晶硅层109及第一P型多晶硅，以显露所述牺牲介质层107；
3-4)通过等离子体干法刻蚀工艺进一步去除位于所述位线接触沟槽105中的第一P型多晶硅层108的一顶层，以形成所述凹槽111。
所述凹槽111可以保证在后续字线103电极的刻蚀分离的过程中，保持填入该凹槽111中的导电材料层113不被刻蚀去除，保证导电材料层113与字线103电极的接触面积，降低接触电阻。在本实施例中，所述凹槽111的深度Z1介于1纳米(nm)～3纳米(nm)之间，位于所述凹槽111下方的所述位线接触层110的厚度Z3介于15纳米(nm)～45纳米(nm)之间，所述位线接触层110的宽度Z4介于20纳米(nm)～50纳米(nm)之间。
如图8所示，然后进行步骤4)，去除所述牺牲介质层107，以于所述位线接触层110与所述字线隔离层104之间形成侧壁沟槽112。
作为示例，步骤4)去除所述牺牲介质层107的工艺可以包含湿法腐蚀工艺。
作为示例，所述侧壁沟槽112的深宽比介于3～15之间，以保证后续填入导电材料层113时，由于所述侧壁沟槽112具有很高的深宽比，使得所述导电材料层113不容易被填满而在所述导电材料层113中形成连通的孔洞115。优选地，所述侧壁沟槽112的深度介于15纳米(nm)～45纳米(nm)之间，所述侧壁沟槽112的宽度Z2介于1纳米(nm)～5纳米(nm)之间。
如图9a所示，接着进行步骤5)，采用沉积工艺于所述侧壁沟槽112、所述凹槽111以及所述字线隔离层104表面形成导电材料层113，位于所述侧壁沟槽112内的所述导电材料层113内形成有孔洞115。
作为示例，于所述侧壁沟槽112填充导电材料层113并于所述导电材料层113中形成孔洞115的工艺包括等离子增强化学气相沉积工艺(PECVD)，所述导电材料层113的材料可以包含氮化钛(TiN)，所述导电材料层113可以有效提高后续的位线电极119与所述位线接触层110之间的连接强度，并降低接触电阻。
所述孔洞115包含空气孔或真空孔，所述孔洞115中的气压介于常压至真空之间，所述孔洞115可以使得位线结构间的寄生电容得到减少，能显著减轻信号延迟失效(RCdelay)现象，提升动态随机存储器(DRAM)的性能。优选地，所述导电材料层113内所述孔洞115的宽度与所述侧壁沟槽112内的所述导电材料层113的宽度的比值介于1:2～1:3之间。
如图10～图12所示，接着进行步骤6)，于所述导电材料层113上形成电极材料118，并图案化刻蚀所述电极材料118及所述导电材料层113，以形成间隔排列的多根位线电极119并使所述位线接触层110分离为多个位线接触110A。
如图12所示，步骤6)完成后，所述导电材料层113的细部结构可以具有第一填充部114、第二填充部116及凸起部117，所述第一填充部114填充于所述侧壁沟槽112内，且所述第一填充部114内形成有所述孔洞115，所述第二填充部116填充于所述凹槽111内，所述凸起部117位于所述字线隔离层104表面且与所述第二填充部116交叉延伸。所述凸起部117呈波浪型与所述位线接触110A的顶面交叉，并且所述导电材料层113通过所述第一填充部114与所述第二填充部116在所述交叉的位置与所述位线接触110A接触相连，所述位线电极119呈与所述凸起部117对应的波浪型位于所述凸起部117的表面上。
如图13～图16所示，其中，图14显示为图13中A-A’截面处的结构示意图，图15显示为图13中B-B’截面处的结构示意图，图16显示为图13中C-C’截面处的结构示意图，最后进行步骤7)，沉积保护层120于所述位线电极119及所述导电材料层113的侧壁及表面，以密封所述孔洞115。所述保护层120的材料可包含氮化硅(SiN)。
当然，步骤5)也可以仅于所述侧壁沟槽112及所述凹槽111内形成导电材料层113，如图9b所示，在步骤6)完成后，所述导电材料层113的形态可以仅具有第一填充部114及第二填充部116，而没有凸起部117，所述位线电极119在交叉处与所述第二填充部116连接，最终结构可如图17所示的第二实施例。
本发明的位线电极119与位线接触层110的接触处设置连通的孔洞115，其介电常数接近于真空中的介电常数，使得位线结构间的寄生电容得到减少，故本发明能减轻信号延迟失效(RC delay)现象，提升动态随机存储器(DRAM)的性能。
如图14所示，本实施例还提供一种半导体存储器件，包括：半导体衬底101、位线接触110A、导电材料层113、位线电极119及保护层120。
所述半导体衬底101具有有源区102、字线103及字线隔离层104，所述字线隔离层104中具有位线接触沟槽105，所述位线接触沟槽105显露所述字线103之间的半导体衬底101。所述有源区102呈断续带状分布形成于所述半导体衬底101中，所述字线103包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区102交叉，每个有源区102对应设置两条晶体管字线，所述半导体衬底101中还具有隔离所述有源区102的浅沟槽隔离结构(STI)106。
所述半导体衬底101的材料可以包含单晶硅材料，所述有源区102的具体材料可以是内有元素掺杂的单晶硅材料，其电阻率介于5×10Ωm～5×103Ωm之间，其中，所述的Ωm代表欧姆·米。
所述浅沟槽隔离结构(STI)包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电材料的K值通常小于3，其用于隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电材料可以包含氧化硅材料等，所述浅沟槽深度介于800～1600纳米之间以控制晶体管隔离程度。
所述沟槽状的晶体管字线包括介质材料层及栅极材料层，所述介质材料层的介电常数介于1～8之间，包括氧化硅及氮化硅中的一种，厚度介于1～10纳米之间；所述栅极材料层包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所组成群组中的一种，其电阻率介于2×10-8Ωm～1×102Ωm之间。
所述字线隔离层104的用于隔离晶体管字线及位线，其可通过低压气相沉积(LowPresure Chemical Vapor Deposition)或等离子气相沉积(Plasma EnhancementChemical Vapor Deposition)等工艺形成，其介电材料常数介于1～10之间，如氮化硅(Silicon Nitride)等，其厚度介于5～80纳米之间。
另外，所述位线接触沟槽105更陷进所述半导体衬底101一深度，可以进一步提高所述侧壁沟槽112的深宽比。
所述位线接触110A形成于所述位线接触沟槽105，所述位线接触110A的一顶层被去除以形成由所述字线隔离层104相对凹入的凹槽111，所述位线接触110A的侧壁与所述字线隔离层104的侧壁之间具有侧壁沟槽112。
所述凹槽111可以保证填入该凹槽111中的导电材料层113的稳定性及机械强度，保证导电材料层113与字线103电极的具有较大的接触面积，以降低接触电阻。在本实施例中，所述凹槽111的深度Z1介于1纳米(nm)～3纳米(nm)之间，位于所述凹槽111下方的所述位线接触110A的厚度Z3介于15纳米(nm)～45纳米(nm)之间，所述位线接触110A的宽度Z4介于20纳米(nm)～50纳米(nm)之间。
所述侧壁沟槽112的深宽比介于3～15之间，以保证后续填入导电材料层113时，由于所述侧壁沟槽112具有很高的深宽比，使得所述导电材料层113不容易被填满而在所述导电材料层113中形成连通的孔洞115。优选地，所述侧壁沟槽112的深度介于15纳米(nm)～45纳米(nm)之间，所述侧壁沟槽112的宽度Z2介于1纳米(nm)～5纳米(nm)之间。
所述导电材料层113的材料包含氮化钛(TiN)。
所述导电材料层113包含第一填充部114、第二填充部116及凸起部117，所述第一填充部114填充于所述侧壁沟槽112内，且所述第一填充部114包含孔洞115，所述第二填充部116填充于所述凹槽111内，所述凸起部117位于所述字线隔离层104表面且与所述第二填充部116交叉延伸。
所述孔洞115由所述导电材料层113完全气密包覆。所述孔洞115与所述第一填充部114的宽度比介于1:2～1:3之间。由于所述孔洞介电常数接近于真空中的介电常数，可以减少位线结构间的寄生电容，从而能减轻信号延迟失效(RC delay)现象，提升动态随机存储器(DRAM)的性能。
所述凸起部117呈波浪型与所述位线接触110A交叉，并通过所述第一填充部114与所述第二填充部116在所述交叉的位置与所述位线接触110A接触相连，所述位线电极119呈与所述凸起部117对应的波浪型位于所述凸起部117表面。
所述保护层120位于所述凸起部117及所述位线电极119的侧壁及表面，所述孔洞115的两端由所述保护层120气密包覆，以密封所述孔洞115。
当然，所述导电材料层113的形态可以仅包含有第一填充部114及第二填充部116，而没有凸起部117，所述位线电极119在交叉处与所述第二填充部116连接，最终结构可如图17所示的第二实施例。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明的位线电极119与位线接触110A的接触处设置连通的孔洞115，其介电常数接近于真空中的介电常数，使得位线结构间的寄生电容得到减少，故本发明能减轻信号延迟失效(RC delay)现象，提升动态随机存储器(DRAM)的性能。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (25)

1.一种半导体存储器件的制作方法，其特征在于，所述制作方法包括：
1)提供一半导体衬底，所述半导体衬底形成有源区、字线及字线隔离层，所述字线隔离层中具有位线接触沟槽，所述位线接触沟槽显露所述半导体衬底在所述字线之间的部位；
2)形成牺牲介质层于所述位线接触沟槽的底部及侧壁，并去除所述位线接触沟槽底部的所述牺牲介质层，以显露所述半导体衬底在所述字线之间的部位；
3)填充位线接触层于所述位线接触沟槽中，刻蚀所述位线接触层直至低于所述牺牲介质层的顶面，以形成凹槽；
4)去除所述牺牲介质层，以于所述位线接触层与所述字线隔离层之间形成侧壁沟槽；
5)采用沉积工艺形成导电材料层于所述侧壁沟槽内以及所述字线隔离层上，所述导电材料层位于所述侧壁沟槽内的部位有孔洞；以及
6)形成电极材料于所述导电材料层上，并图案化刻蚀所述电极材料及所述导电材料层，以形成间隔排列的多根位线电极并使所述位线接触层分离为多个位线接触。
2.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤1)中，所述有源区呈断续带状分布形成于所述半导体衬底中，所述字线包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个所述有源区对应交叉两条所述晶体管字线。
3.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤1)中，所述位线接触沟槽更陷进所述半导体衬底一深度，以提高所述侧壁沟槽的深宽比。
4.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤2)中，形成所述牺牲介质层的工艺包含原子层沉积工艺，所述牺牲介质层的材料包含二氧化硅；步骤4)中，去除所述牺牲介质层的工艺包含湿法腐蚀工艺。
5.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤3)包括：
3-1)通过沉积工艺于所述位线接触沟槽中填充第一P型多晶硅层，直至所述第一P型多晶硅层填满所述位线接触沟槽；
3-2)通过沉积工艺于所述第一P型多晶硅层上形成第二P型多晶硅层，所述第二P型多晶硅层的P型元素的掺杂浓度低于所述第一P型多晶硅层的P型元素的掺杂浓度；
3-3)通过等离子体干法刻蚀工艺去除所述第二P型多晶硅层及所述第一P型多晶硅，以显露所述牺牲介质层；以及
3-4)通过等离子体干法刻蚀工艺进一步去除位于所述位线接触沟槽中的第一P型多晶硅层的一顶层，以形成所述凹槽。
6.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤3)中，所述凹槽的深度介于1纳米～3纳米之间，位于所述凹槽下方的所述位线接触层的厚度介于15纳米～45纳米之间，所述位线接触层的宽度介于20纳米～50纳米之间。
7.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：于所述侧壁沟槽填充导电材料层并于所述导电材料层中形成孔洞的工艺包括等离子增强化学气相沉积工艺，所述导电材料层包括氮化钛层。
8.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤4)中，所述侧壁沟槽的深宽比介于3～15之间。
9.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：所述侧壁沟槽的深度介于15纳米～45纳米之间，所述侧壁沟槽的宽度介于1纳米～5纳米之间。
10.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：所述导电材料层内所述孔洞的宽度与所述侧壁沟槽内的所述导电材料层的宽度的比值介于1:2～1:3之间。
11.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：还包括步骤7)，沉积保护层于所述位线电极及所述导电材料层的侧壁及表面，以密封所述孔洞。
12.根据权利要求1～11中任意一项所述的半导体存储器件的制作方法，其特征在于：步骤6)完成后，所述导电材料层具有第一填充部及第二填充部，所述第一填充部填充于所述侧壁沟槽内，且所述第一填充部具有所述孔洞，所述第二填充部填充于所述凹槽内。
13.根据权利要求12所述的半导体存储器件的制作方法，其特征在于：所述导电材料层还具有凸起部，所述凸起部位于所述字线隔离层的表面且与所述第二填充部交叉延伸。
14.根据权利要求13所述的半导体存储器件的制作方法，其特征在于：所述凸起部呈波浪型与所述位线接触的顶面交叉，并且所述导电材料层通过所述第一填充部与所述第二填充部在所述交叉的位置与所述位线接触接触相连，所述位线电极呈与所述凸起部对应的波浪型位于所述凸起部的表面上。
15.一种半导体存储器件，其特征在于，包括：
半导体衬底，具有有源区、字线及字线隔离层，所述字线隔离层中具有位线接触沟槽，所述位线接触沟槽显露所述半导体衬底在所述字线之间的部位；
位线接触，形成于所述位线接触沟槽内，所述位线接触一顶层被去除以形成由所述字线隔离层相对凹入的凹槽，并且所述位线接触的侧壁与所述字线隔离层的侧壁之间具有侧壁沟槽；
导电材料层，具有第一填充部及第二填充部，所述第一填充部填充于所述侧壁沟槽内，且所述第一填充部具有孔洞，所述第二填充部填充于所述凹槽内；以及
位线电极，与所述第二填充部交叉延伸。
16.根据权利要求15所述的半导体存储器件，其特征在于：所述有源区呈断续带状分布形成于所述半导体衬底中，所述字线包括沟槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个所述有源区对应设置两条所述晶体管字线。
17.根据权利要求15所述的半导体存储器件，其特征在于：所述位线接触沟槽更陷进所述半导体衬底一深度，以提高所述侧壁沟槽的深宽比。
18.根据权利要求15所述的半导体存储器件，其特征在于：所述凹槽的深度介于1纳米～3纳米之间，位于所述凹槽下方的所述位线接触的厚度介于15纳米～45纳米之间，所述位线接触的宽度介于20纳米～50纳米之间。
19.根据权利要求15所述的半导体存储器件，其特征在于：所述导电材料层包括氮化钛层。
20.根据权利要求15所述的半导体存储器件，其特征在于：所述侧壁沟槽的深宽比介于3～15之间。
21.根据权利要求15所述的半导体存储器件，其特征在于：所述侧壁沟槽的深度介于15纳米～45纳米之间，所述侧壁沟槽的宽度介于1纳米～5纳米之间。
22.根据权利要求15所述的半导体存储器件，其特征在于：还包括位于所述位线电极的侧壁及表面的保护层，所述孔洞的两端由所述保护层气密包覆。
23.根据权利要求15所述的半导体存储器件，其特征在于：所述孔洞的宽度与所述第一填充部的宽度的比值介于1:2～1:3之间。
24.根据权利要求15～23中任意一项所述的半导体存储器件，其特征在于：所述导电材料层还具有凸起部，所述凸起部位于所述字线隔离层的表面且与所述第二填充部交叉延伸。
25.根据权利要求24所述的半导体存储器件，其特征在于：所述凸起部呈波浪型与所述位线接触的顶面交叉，并且所述导电材料层通过所述第一填充部与所述第二填充部在所述交叉的位置与所述位线接触接触相连，所述位线电极呈与所述凸起部对应的波浪型位于所述凸起部的表面上。
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