CN117393493A - 半导体结构及其制备方法 - Google Patents

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CN117393493A CN202210753396.1A CN202210753396A CN117393493A CN 117393493 A CN117393493 A CN 117393493A CN 202210753396 A CN202210753396 A CN 202210753396A CN 117393493 A CN117393493 A CN 117393493A
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Abstract

本申请涉及一种半导体结构及其制备方法。本申请提供的制备方法包括：提供衬底；于衬底内形成位线接触孔；形成位线接触隔离层；位线接触隔离层至少覆盖位线接触孔的侧壁；形成位线接触层；位线接触层填满位线接触孔；位线接触层与位线接触隔离层共同构成位线接触结构；形成位线叠层；位线叠层位于位线接触结构的上表面。本申请提供的制备方法，通过形成覆盖位线接触孔侧壁的位线接触隔离层，能够减少耦合作用产生的影响；通过在形成位线叠层之前在位线接触孔内填满位线接触层，使得位线叠层在其制备过程中能够被有效地保护在位线接触隔离层中，避免位线叠层的中部和底部被其制备过程中生成的凝结侵蚀，从而提升制备方法的良率和性能。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)制造过程中，器件结构尺寸正在逐渐减小，关键尺寸已经达到20nm以下。这导致相邻金属之间寄生的耦合效应越来越明显，并且密集程度越高，耦合效应则越明显，其必然会影响电路的开启速度甚至电路的良率和可靠性。
同时，在先进制程中，尤其在20nm以下线宽的位元线制程中，由于关键尺寸(Critical Dimension，CD)太小，使用的干法蚀刻或湿法清洗工艺中产生的副产物和反应化学品残留会容易生成凝结(Condense)等缺陷，从而对于已经形成的位元线的中部和底部进行侵蚀，最终导致位元线无法正常工作，降低器件的良率和性能。
发明内容
基于此，本申请提供一种半导体结构及其制备方法，能够减少耦合作用影响，同时避免工艺制程中产生的凝结等缺陷对于位线的中部和底部进行侵蚀，从而提升良率和性能。
一方面，本申请根据一些实施例，提供一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底内形成位线接触孔；
形成位线接触隔离层；所述位线接触隔离层至少覆盖所述位线接触孔的侧壁；
形成位线接触层；所述位线接触层填满所述位线接触孔；所述位线接触层与所述位线接触隔离层共同构成位线接触结构；
形成位线叠层；所述位线叠层位于所述位线接触结构的上表面。
在其中一个实施例中，所述形成位线接触层，包括：
形成位线接触材料层；所述位线接触材料层填满所述位线接触孔，并覆盖所述衬底形成有所述位线接触孔的表面；
去除位于所述衬底表面的所述位线接触材料层；保留的所述位线接触材料层为所述位线接触层。
在其中一个实施例中，所述位线叠层包括由下至上依次叠置的第一导电层、第二导电层及绝缘介质层。
在其中一个实施例中，所述形成位线叠层，包括：
于所述位线接触结构的表面及所述衬底形成有所述位线接触孔的表面形成由下至上依次叠置的第一导电材料层、第二导电材料层及绝缘介质材料层；
刻蚀所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层，保留的所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层分别作为所述第一导电层、所述第二导电层及所述绝缘介质层以构成所述位线叠层。
在其中一个实施例中，所述位线叠层的宽度与所述位线接触结构的顶部的宽度相同。
在其中一个实施例中，所述位线叠层的宽度小于所述位线接触结构的顶部的宽度且不小于所述位线接触层的顶部的宽度。
在其中一个实施例中，所述形成位线接触隔离层，包括：
形成第一隔离层；所述第一隔离层至少覆盖所述位线接触孔的侧壁；
形成第二隔离层；所述第二隔离层覆盖所述第一隔离层裸露的侧面；
形成第三隔离层，所述第三隔离层覆盖所述第二隔离层裸露的侧面；
所述第一隔离层、所述第二隔离层及所述第三隔离层构成所述位线接触隔离层。
在其中一个实施例中，所述形成第一隔离层，包括：
形成第一隔离材料层；所述第一隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述位线接触孔的侧壁及所述位线接触孔的底部；
去除位于所述衬底表面及所述位线接触孔底部的所述第一隔离材料层；保留的所述第一隔离材料层为所述第一隔离层；
所述形成第二隔离层，包括：
形成第二隔离材料层；所述第二隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述第一隔离层的表面及所述位线接触孔的底部；
去除位于所述衬底表面、所述第一隔离层的上表面及所述位线接触孔底部的所述第二隔离材料层；保留的所述第二隔离材料层为所述第二隔离层；
所述形成第三隔离层，包括：
形成第三隔离材料层；所述第三隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述第二隔离层的表面及所述位线接触孔的底部；
去除位于所述衬底表面、所述第一隔离层的上表面、所述第二隔离层的上表面及所述位线接触孔底部的所述第三隔离材料层；保留的所述第三隔离材料层为所述第三隔离层。
在其中一个实施例中，所述第一隔离层及所述第三隔离层均包括氮化硅层；所述第二隔离层包括氧化硅层；所述位线接触层包括多晶硅层。
在其中一个实施例中，所述衬底的上表面还形成有多晶硅层；
采用对所述多晶硅层具有大于或等于10∶1的选择比的反应气体刻蚀所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层。
本申请还根据一些实施例，提供一种半导体结构，包括：
衬底；所述衬底内具有位线接触孔；
位线接触结构，所述位线接触结构包括位线接触隔离层及位线接触层；所述位线接触隔离层至少覆盖所述位线接触孔的侧壁；所述位线接触层填满所述位线接触孔；
位线叠层；所述位线叠层位于所述位线接触结构的上表面。
在其中一个实施例中，所述位线叠层包括由下至上依次叠置的第一导电层、第二导电层及绝缘介质层。
在其中一个实施例中，所述位线叠层的宽度与所述位线接触结构的顶部的宽度相同。
在其中一个实施例中，所述位线叠层的宽度小于所述位线接触结构的顶部的宽度且不小于所述位线接触层的顶部的宽度。
在其中一个实施例中，所述位线接触隔离层包括：
第一隔离层；所述第一隔离层至少覆盖所述位线接触孔的侧壁；
第二隔离层；所述第二隔离层覆盖所述第一隔离层裸露的侧面；
第三隔离层，所述第三隔离层覆盖所述第二隔离层裸露的侧面。
在其中一个实施例中，所述第一隔离层及所述第三隔离层均包括氮化硅层；所述第二隔离层包括氧化硅层；所述位线接触层包括多晶硅层。
在其中一个实施例中，所述第一隔离层的厚度为3nm～5nm；所述第二隔离层的厚度为0.5nm～1.5nm；所述第三隔离层的厚度为8nm～10nm。
本申请提供的半导体结构及其制备方法，至少具有如下有益效果：
本申请提供的半导体结构的制备方法，通过形成覆盖位线接触孔侧壁的位线接触隔离层，能够减少耦合作用产生的影响；通过在形成位线叠层之前在位线接触孔内填满位线接触层，使得位线叠层在其制备过程中能够被有效地保护在位线接触隔离层中，避免位线叠层的中部和底部被其制备过程中生成的凝结侵蚀，从而提升制备方法的良率和性能。
本申请提供的半导体结构，具有位线接触结构；位线接触结构中的位线接触隔离层，由于覆盖位线接触孔的侧壁，能够减少耦合作用产生的影响；位线接触结构中的位线接触层，填满位线接触孔，使得位于位线接触结构上表面的位线叠层能够被有效地保护在位线接触隔离层中，这样能够避免位线叠层的中部和底部因生成凝结而被侵蚀，故本申请提供的半导体结构具有较好的良率和性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图2为一些传统制备方法过程中所得结构的截面结构示意图；
图3为本申请一实施例提供的半导体结构的制备方法的流程图；
图4为本申请一实施例提供的半导体结构的制备方法中，步骤S400的流程图；
图5为本申请一实施例提供的半导体结构的制备方法中，步骤S500的流程图；
图6为本申请一实施例提供的半导体结构的制备方法中，步骤S300的流程图；
图7为本申请一实施例提供的半导体结构的制备方法中，步骤S310的流程图；
图8为本申请一实施例提供的半导体结构的制备方法中，步骤S320的流程图；
图9为本申请一实施例提供的半导体结构的制备方法中，步骤S330的流程图；
图10为本申请一实施例提供的半导体结构的制备方法中，步骤S200所得结构的截面结构示意图；
图11为本申请一实施例提供的半导体结构的制备方法中，步骤S311所得结构的截面结构示意图；
图12为本申请一实施例提供的半导体结构的制备方法中，步骤S312所得结构的截面结构示意图；
图13为本申请一实施例提供的半导体结构的制备方法中，步骤S321所得结构的截面结构示意图；
图14为本申请一实施例提供的半导体结构的制备方法中，步骤S322所得结构的截面结构示意图；
图15为本申请一实施例提供的半导体结构的制备方法中，步骤S331所得结构的截面结构示意图；
图16为本申请一实施例提供的半导体结构的制备方法中，步骤S332所得结构的截面结构示意图；
图17为本申请一实施例提供的半导体结构的制备方法中，步骤S410所得结构的截面结构示意图；
图18为本申请一实施例提供的半导体结构的制备方法中，步骤S420所得结构的截面结构示意图；
图19为本申请一实施例提供的半导体结构的制备方法中，步骤S510所得结构的截面结构示意图；
图20为本申请一实施例提供的半导体结构的制备方法中，步骤S520所得结构的截面结构示意图；
图21为本申请另一实施例提供的半导体结构的制备方法中，步骤S200所得结构的截面结构示意图。
附图标记说明：
1、衬底；11、浅沟槽隔离结构；12、有源区；2、位线接触孔；3、位线接触结构；31、位线接触隔离层；311、第一隔离层；312、第二隔离层；313、第三隔离层；3110、第一隔离材料层；3120、第二隔离材料层；3130、第三隔离材料层；32、位线接触层；320、位线接触材料层；4'、位元线结构；4、位线叠层；40'、位元线材料叠层；41、第一导电层；42、第二导电层；43、绝缘介质层；410、第一导电材料层；420、第二导电材料层；430、绝缘介质材料层；5、图形化掩膜层；6'、掩膜层；6、掩膜图案；7、多晶硅层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“位于…的上表面”时，其可以直接地位于其它元件或层的上表面，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一隔离层称为第二隔离层，且类似地，可以将第二隔离层称为第一隔离层；第一隔离层与第二隔离层为不同的隔离层。
空间关系术语例如“位于…的上表面”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“位于…的上表面”元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“位于…的上表面”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
在先进制程中，例如在20nm以下线宽的位元线制程中，如图1至图2所示，可以在位元线材料叠层40'的上表面形成掩膜层6'，然后通过干法刻蚀工艺将掩膜层6'定义出的图案转移至位元线材料叠层40'，以形成位元线结构40'。
由于关键尺寸太小，使用的干法蚀刻或湿法清洗工艺中产生的副产物和反应化学品残留会容易生成凝结等缺陷，从而对于已经形成的位元线的中部和底部进行侵蚀，最终导致位元线无法正常工作，降低器件的良率和性能。
基于此，本申请根据一些实施例，提供一种半导体结构的制备方法。
请参阅图3，在其中一个实施例中，所述半导体结构的制备方法可以包括如下步骤：
S100：提供衬底。
S200：于衬底内形成位线接触孔。
S300：形成位线接触隔离层；位线接触隔离层至少覆盖位线接触孔的侧壁。
S400：形成位线接触层；位线接触层填满位线接触孔；位线接触层与位线接触隔离层共同构成位线接触结构。
S500：形成位线叠层；位线叠层位于位线接触结构的上表面。
上述实施例提供的半导体结构的制备方法，通过形成覆盖位线接触孔侧壁的位线接触隔离层，能够减少位线接触层与位线叠层之间寄生耦合作用产生的影响。
并且，上述实施例提供的半导体结构的制备方法，还通过在形成位线叠层之前在位线接触孔内填满位线接触层，使得位线叠层在其制备过程中能够被有效地保护在位线接触隔离层中，避免位线叠层的中部和底部被其制备过程中生成的凝结等缺陷的侵蚀，从而提升制备方法的良率和性能。
请参阅图4，在其中一个实施例中，步骤S400中形成位线接触层，可以包括如下步骤：
S410：形成位线接触材料层；位线接触材料层填满位线接触孔，并覆盖衬底形成有位线接触孔的表面。
S420：去除位于衬底表面的位线接触材料层；保留的位线接触材料层为位线接触层。
在其中一个实施例中，位线叠层可以包括由下至上依次叠置的第一导电层、第二导电层及绝缘介质层。
请参阅图5，在其中一个实施例中，步骤S500中形成位线叠层，可以包括如下步骤：
S510：于位线接触结构的表面及衬底形成有位线接触孔的表面形成由下至上依次叠置的第一导电材料层、第二导电材料层及绝缘介质材料层。
S520：刻蚀第一导电材料层、第二导电材料层及绝缘介质材料层，保留的第一导电材料层、第二导电材料层及绝缘介质材料层分别作为第一导电层、第二导电层及绝缘介质层以构成位线叠层。
在一些可能的实施例中，位线叠层的宽度与位线接触结构的顶部的宽度相同。
在另一些可能的实施例中，位线叠层的宽度小于位线接触结构的顶部的宽度且不小于位线接触层的顶部的宽度。
上述实施例提供的半导体结构的制备方法，通过形成截面类似于梯形的第一导电层，可以对位线接触隔离层起到保护作用。同时，上述实施例提供的半导体结构的制备方法得到的位线叠层具有更小的线宽，从而能够让出空间以得到更大的存储节点接触孔，进一步提升所得半导体结构的良率和性能。
请参阅图6，在其中一个实施例中，步骤S300形成位线接触隔离层，可以包括如下步骤：
S310：形成第一隔离层；第一隔离层至少覆盖位线接触孔的侧壁。
S320：形成第二隔离层；第二隔离层覆盖第一隔离层裸露的侧面。
S330：形成第三隔离层，第三隔离层覆盖第二隔离层裸露的侧面。
第一隔离层、第二隔离层及第三隔离层构成位线接触隔离层。
请参阅图7至图9，在其中一个实施例中，步骤S310形成第一隔离层，可以包括如下步骤：
S311：形成第一隔离材料层；第一隔离材料层覆盖衬底形成有位线接触孔的表面、位线接触孔的侧壁及位线接触孔的底部。
S312：去除位于衬底表面及位线接触孔底部的第一隔离材料层；保留的第一隔离材料层为第一隔离层。
步骤S320形成第二隔离层，可以包括如下步骤：
S321：形成第二隔离材料层；第二隔离材料层覆盖衬底形成有位线接触孔的表面、第一隔离层的表面及位线接触孔的底部。
S322：去除位于衬底表面、第一隔离层的上表面及位线接触孔底部的第二隔离材料层；保留的第二隔离材料层为第二隔离层。
步骤S330形成第三隔离层，可以包括如下步骤：
S331：形成第三隔离材料层；第三隔离材料层覆盖衬底形成有位线接触孔的表面、第二隔离层的表面及位线接触孔的底部。
S332：去除位于衬底表面、第一隔离层的上表面、第二隔离层的上表面及位线接触孔底部的第三隔离材料层；保留的第三隔离材料层为第三隔离层。
在其中一个实施例中，衬底的上表面还形成有多晶硅层。在步骤S520中，可以采用对多晶硅层具有大于或等于10∶1的选择比的反应气体刻蚀第一导电材料层、第二导电材料层及绝缘介质材料层。
为了更清楚的说明上述一些实施例中的制备方法，以下请结合图10至图理解本申请提供的一些实施例。
在步骤S100中，请参阅图10，提供衬底1。
本申请中半导体结构的制备方法对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅(Si)衬底、蓝宝石衬底、玻璃衬底、碳化硅(SiC)衬底、氮化镓(GaN)衬底、砷化镓(GaAs)衬底或硅覆绝缘(silicon-on-insulator，简称SOI)衬底等等中的任意一种或几种。
在一些可能的实施例中，如图10所示，衬底1内可以形成有浅沟槽隔离结构11，浅沟槽隔离结构11可以在衬底1内隔离出多个间隔排布的有源区12。作为示例，浅沟槽隔离结构11可以包括单层或多层的绝缘材料，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅或其他适合的绝缘材料。
在步骤S200中，请继续参阅图10，于衬底1内形成位线接触孔2。
本申请中半导体结构的制备方法对于形成位线接触孔2的方式并不做具体限定。作为示例，可以采用但不仅限于干法刻蚀的方式在衬底1内形成位线接触孔2。
请继续参阅图10，作为示例，可以采用如下的步骤在衬底1内形成位线接触孔2，比如：形成图形化掩模层5，图形化掩模层103应当覆盖于衬底1的上表面，且具有用于定义位线接触孔2的形状及位置的开口；在形成图形化掩模层5之后，基于图形化掩模层5刻蚀衬底1，以于衬底1内形成位线接触孔2。
需要说明的是，如图10所示，在一些可能的实施例中，位线接触孔2应当位于有源区12上，以使得后续制程中形成的位线接触结构3能够与有源区12相接触。
本申请中半导体结构的制备方法对于图形化掩模层103的材质并不做具体限定。作为示例，图形化掩模层103可以包括但不限于碳(Carbon)层、氮化硅层、非晶碳层(Armorpho us Carbon Layer，简称ACL)、氮氧化硅层及旋涂式硬掩模(Spin-On Hard-Mask，简称SO H)层等等。
在步骤S300中，请参阅图11至图16，形成位线接触隔离层31。具体的，位线接触隔离层31应当至少覆盖位线接触孔2的侧壁。
本申请中半导体结构的制备方法对于位线接触隔离层31的结构并不做具体限定。作为示例，位线接触隔离层31可以包括但不限于由第一隔离层311、第二隔离层312及第三隔离层313构成。
在其中一个实施例中，步骤S300具体可以包括如下的步骤：
S310：形成第一隔离层311；第一隔离层311应当至少覆盖位线接触孔2的侧壁。
S320：形成第二隔离层312；第二隔离层312应当覆盖第一隔离层311裸露的侧面；
S330：形成第三隔离层313，第三隔离层313应当覆盖第二隔离层312裸露的侧面。
作为示例，请参阅图11至图12，步骤S310中形成第一隔离层311，具体可以包括如下的步骤：
S311：形成第一隔离材料层3110；第一隔离材料层3110覆盖衬底1形成有位线接触孔2的表面、位线接触孔2的侧壁及位线接触孔2的底部。
S312：去除位于衬底1表面及位线接触孔2底部的第一隔离材料层3110；保留的第一隔离材料层3110为第一隔离层311。
本申请中半导体结构的制备方法对于去除位于衬底1表面及位线接触孔2底部的第一隔离材料层3110的方式并不做具体限定。作为示例，可以采用但不仅限于干法刻蚀工艺去除位于衬底1表面及位线接触孔2底部的第一隔离材料层3110。
作为示例，请参阅图13至图14，步骤S320中形成第二隔离层312，具体可以包括如下的步骤：
S321：形成第二隔离材料层3120；第二隔离材料层3120覆盖衬底1形成有位线接触孔2的表面、第一隔离层311的表面及位线接触孔2的底部。
S322：去除位于衬底1表面、第一隔离层311的上表面及位线接触孔2底部的第二隔离材料层3120；保留的第二隔离材料层3120为第二隔离层312。
本申请中半导体结构的制备方法对于去除位于衬底1表面、第一隔离层311的上表面及位线接触孔2底部的第二隔离材料层3120的方式并不做具体限定。作为示例，可以采用但不仅限于干法刻蚀工艺去除位于衬底1表面、第一隔离层311的上表面及位线接触孔2底部的第二隔离材料层3120。
作为示例，请参阅图15至图16，步骤S330中形成第三隔离层313，具体可以包括如下的步骤：
S331：形成第三隔离材料层3130；第三隔离材料层3130覆盖衬底1形成有位线接触孔2的表面、第二隔离层312的表面及位线接触孔2的底部。
S332：去除位于衬底1表面、第一隔离层311的上表面、第二隔离层312的上表面及位线接触孔2底部的第三隔离材料层3130；保留的第三隔离材料层3130为第三隔离层313。
本申请中半导体结构的制备方法对于去除位于衬底1表面、第一隔离层311的上表面、第二隔离层312的上表面及位线接触孔2底部的第三隔离材料层3130的方式并不做具体限定。作为示例，可以采用但不仅限于干法刻蚀工艺去除位于衬底1表面、第一隔离层311的上表面、第二隔离层312的上表面及位线接触孔2底部的第三隔离材料层3130。
本申请中半导体结构的制备方法对于第一隔离层311、第二隔离层312及第三隔离层313的材质均不做具体限定。在其中一个实施例中，第一隔离层311及第三隔离层313可以均包括氮化物层；第二隔离层312可以包括氧化物层。如此，第一隔离层311、第二隔离层312及第三隔离层313可以构成N-O-N结构的位线接触隔离层31。
作为示例，第一隔离层311及第三隔离层313的材质可以包括但不仅限于氮化硅或氮氧化硅等等。
本申请中半导体结构的制备方法对于第一隔离材料层3110、第二隔离材料层3120及第三隔离材料层3130的材质亦不做具体限定。可以理解，第一隔离材料层3110、第二隔离材料层3120及第三隔离材料层3130的材质应当分别根据第一隔离层311、第二隔离层312及第三隔离层313的材质进行适应性选择。
本申请中半导体结构的制备方法对于形成第一隔离材料层3110、第二隔离材料层3120及第三隔离材料层3130的方式亦不做具体限定。作为示例，可以采用但不限于化学气相沉积工艺(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical VaporDeposition，简称PVD)、高密度等离子沉积工艺(plasma chemical vapor deposition，简称PCVD)、等离子体增强沉积工艺(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)或原子层沉积(Atomic layer deposition，简称ALD)工艺在衬底1的表面位线接触孔2的表面、位线接触孔2的侧壁及位线接触孔2的底部形成第一隔离材料层3110。类似的，第二隔离材料层3120及第三隔离材料层3130也可以采用前述工艺沉积形成。
本申请中半导体结构的制备方法对于第一隔离层311、第二隔离层312及第三隔离层313的厚度并不做具体限定。作为示例，第一隔离层311的厚度可以为3nm～5nm；譬如，第一隔离层311的厚度可以为3nm、4nm或5nm等等。作为示例，第二隔离层312的厚度可以为0.5nm～1.5nm；譬如，第二隔离层312的厚度可以为0.5nm、1nm或1.5nm等等。作为示例，第三隔离层313的厚度可以为8nm～10nm；譬如，第三隔离层313的厚度可以为8nm、9nm或10nm等等。
在其中一个实施例中，第一隔离层311的厚度为4nm，第二隔离层312的厚度为1nm，第三隔离层313的厚度为9nm。
在步骤S400中，请参阅图17至图18，形成位线接触层32。具体的，位线接触层32应当填满位线接触孔2。
可以理解，在本申请提供的半导体结构的制备方法中，位线接触层32与位线接触隔离层31共同构成位线接触结构3。
本申请中半导体结构的制备方法对于步骤S400中位线接触层32的材质并不做具体限定。作为限定，位线接触层32的材质可以包括多晶硅(Poly)、氮化钛(TiN)和/或钨(W)中的任意一种或几种。
在一些可能的实施例中，位线接触层32的材质为多晶硅；位线接触层32的沉积原料可以包括但不限于硅烷(Silane)或乙硅烷(disilane)，且可以同时掺杂有硼(B)，砷(As)，磷(P)或者锗(Ge)元素等等中的任意一种或几种。
作为示例，请继续参阅图17至图18，步骤S400中形成位线接触层32，具体可以包括如下步骤：
S410：形成位线接触材料层320；具体的，位线接触材料层320应当填满位线接触孔2，并覆盖衬底1形成有位线接触孔2的表面。
S420：去除位于衬底1表面的位线接触材料层320；保留的位线接触材料层320为位线接触层32。
本申请中半导体结构的制备方法对于步骤S410中位线接触材料层320的材质并不做具体限定。可以理解，位线接触材料层320的材质应当根据位线接触层32的材质进行适应性选择。
本申请中半导体结构的制备方法对于步骤S420中去除位于衬底1表面的位线接触材料层320的方式并不做具体限定。作为示例，可以采用采用干法刻蚀工艺或化学机械抛光(Chemi cal Mechanical Polishing，简称CMP)工艺去除位于衬底1表面的位线接触材料层320。
在步骤S500中，请参阅图19至图20，形成位线叠层4。具体的，位线叠层4位于位线接触结构3的上表面。
本申请中半导体结构的制备方法对于位线叠层4的结构并不做具体限定。作为示例，位线叠层4可以包括由下至上依次叠置的第一导电层41、第二导电层42及绝缘介质层43。
本申请中半导体结构的制备方法对于步骤S500中第一导电层41、第二导电层42及绝缘介质层43的材质均不做具体限定。作为示例，第一导电层41的材质可以包括但不仅限于钛(Ti)或氮化钛。作为示例，第二导电层42的材质可以包括但不仅限于钨。作为示例，绝缘介质层43的材质可以包括但不仅限于氮化硅、氮氧化硅、旋涂有机碳(Spin On Carbon，简称SOC)或其他含碳有机材料。
在其中一个实施例中，第二导电层42的材质为钨，可以将第二导电层42作为金属导电层；在此基础上，第一导电层41的材质为氮化钛，可以将第一导电层41作为金属阻挡层，以防止第二导电层42的钨扩散。
请继续参阅图19至图20，在其中一个实施例中，步骤S500具体可以包括如下的步骤：
S510：于位线接触结构3的表面及衬底1形成有位线接触孔2的表面形成由下至上依次叠置的第一导电材料层410、第二导电材料层420及绝缘介质材料层430。
S520：刻蚀第一导电材料层410、第二导电材料层420及绝缘介质材料层430，保留的第一导电材料层410、第二导电材料层420及绝缘介质材料层430分别作为第一导电层41、第二导电层42及绝缘介质层43以构成位线叠层4。
本申请中半导体结构的制备方法对于步骤S510中形成的第一导电材料层410、第二导电材料层420及绝缘介质材料层430的材质均不做具体限定。可以理解，第一导电材料层410、第二导电材料层420及绝缘介质材料层430的材质应当根据第一导电层41、第二导电层42及绝缘介质层43的材质进行适应性选择。
本申请中半导体结构的制备方法对于步骤S520中刻蚀第一导电材料层410、第二导电材料层420及绝缘介质材料层430，以形成第一导电层41、第二导电层42及绝缘介质层43的方式并不做具体限定。作为示例，可以采用如下的步骤形成第一导电层41、第二导电层42及绝缘介质层43，比如：在绝缘介质材料层430的上表面形成掩膜图案6；在形成掩膜图案6之后，执行图案转移工艺，基于掩膜图案6刻蚀绝缘介质材料层430、第二导电材料层420及第一导电材料层410，以将掩膜图案6转移至第一导电材料层410、第二导电材料层420及绝缘介质材料层430上，从而形成第一导电层41、第二导电层42及绝缘介质层43。
本申请对于形成掩膜图案6的方式亦不做具体限定。作为示例，可以采用如下的方法形成掩膜图案6，比如：采用涂布-固化法、喷墨打印法或沉积法形成覆盖所得结构上表面的光刻胶层；对前述光刻胶层进行曝光、显影、刻蚀等图形化处理方式，以得到掩膜图案6。掩膜图案6可以定义出位线叠层4的形状。
本申请中半导体结构的制备方法对于形成截面类似于梯形的第一导电层41的方式并不做具体限定。
在一些可能的实施例中，如图19所示，衬底1的上表面还形成有多晶硅层7。在此基础上，作为示例，可以采用如下的方式形成截面类似于梯形的第一导电层41，比如：基于掩膜图案6刻蚀绝缘介质材料层430、第二导电材料层420及第一导电材料层410；刻蚀到多晶硅层7时，使用对多晶硅/氮(氧)材料具有高选择比的反应气体继续后续的刻蚀工艺进行蚀刻，并去除多晶硅层7，这样可以对位线接触隔离层31起到有效保护。最终的刻蚀停止在第一隔离层311上，保留和形成了具有中部和底部位线接触隔离层31的位线叠层4。
作为示例，可以但不仅限于使用对多晶硅/氮(氧)材料具有大于或等于10∶1的选择比的反应气体继续后续的刻蚀工艺进行蚀刻；譬如，氢溴酸和氧气的组合(HBr-O2)能达到大于100∶1的选择比。
本申请中半导体结构的制备方法对于位线叠层4的尺寸并不做具体限定。
在一些可能的实施例中，如图20所示，位线叠层4的宽度可以与位线接触结构3的顶部的宽度相同。
在另一些可能的实施例中，如图21所示，位线叠层4的宽度可以小于位线接触结构3的顶部的宽度，但不应小于位线接触层32的顶部的宽度。
应该理解的是，虽然图1至图9的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1至图9中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还根据一些实施例，提供一种半导体结构。
请继续参阅图20，在其中一个实施例中，所述半导体结构可以包括衬底1、位线接触结构3及位线叠层4。
如图20所示，衬底1内可以具有位线接触孔2。位线接触结构3可以包括位线接触隔离层31及位线接触层32；其中，位线接触隔离层31应当至少覆盖位线接触孔2的侧壁，位线接触层32则应当填满位线接触孔2。位线叠层4可以位于位线接触结构3的上表面。
上述实施例提供的半导体结构，具有位线接触结构3；由于位线接触结构3中的位线接触隔离层31覆盖位线接触孔2的侧壁，能够减少位线接触结构3与位线叠层4之间寄生耦合作用产生的影响。
并且，上述实施例提供的半导体结构，位线接触结构3中的位线接触层32填满位线接触孔2，使得位于位线接触结构3上表面的位线叠层4能够被有效地保护在位线接触隔离层31中，这样能够避免位线叠层4的中部和底部因生成凝结等缺陷而被侵蚀，故本申请提供的半导体结构具有较好的良率和性能。
本申请中的半导体结构对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底、砷化镓衬底或硅覆绝缘衬底等等中的任意一种或几种。
在一些可能的实施例中，如图20所示，衬底1内可以具有浅沟槽隔离结构11，浅沟槽隔离结构11可以在衬底1内隔离出多个间隔排布的有源区12。此时，位线接触孔2应当位于有源区12上，以使得位线接触结构3能够与有源区12相接触。作为示例，浅沟槽隔离结构11可以包括单层或多层的绝缘材料，例如氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
本申请中的半导体结构位线接触层32的材质并不做具体限定。作为限定，位线接触层32的材质可以包括多晶硅、氮化钛和/或钨中的任意一种或几种。
请继续参阅图20，在其中一个实施例中，位线叠层4可以包括由下至上依次叠置的第一导电层41、第二导电层42及绝缘介质层43。
本申请中的半导体结构对于第一导电层41、第二导电层42及绝缘介质层43的材质均不做具体限定。作为示例，第一导电层41的材质可以包括但不仅限于钛或氮化钛。作为示例，第二导电层42的材质可以包括但不仅限于钨。作为示例，绝缘介质层43的材质可以包括但不仅限于氮化硅。
本申请中的半导体结构对于位线叠层4的尺寸并不做具体限定。
在一些可能的实施例中，如图20所示，位线叠层4的宽度可以与位线接触结构3的顶部的宽度相同。
在另一些可能的实施例中，如图21所示，位线叠层4的宽度小于位线接触结构3的顶部的宽度且不小于位线接触层32的顶部的宽度。
上述实施例提供的半导体结构，具有截面类似于梯形的第一导电层41，这可以对位线接触隔离层31起到保护作用。同时，上述实施例提供的半导体结构具有更小线宽的位线叠层4，从而能够让出空间以得到更大的存储节点接触孔，进一步提升所得半导体结构的良率和性能。
本申请中的半导体结构对于位线接触隔离层31的结构并不做具体限定。作为示例，如图20所示，位线接触隔离层31可以包括但不限于由第一隔离层311、第二隔离层312及第三隔离层313构成。
具体的，第一隔离层311至少覆盖位线接触孔2的侧壁；第二隔离层312覆盖第一隔离层311裸露的侧面；第三隔离层313覆盖第二隔离层312裸露的侧面。
本申请中的半导体结构对于第一隔离层311、第二隔离层312及第三隔离层313的材质均不做具体限定。在其中一个实施例中，第一隔离层311及第三隔离层313可以均包括氮化物层；第二隔离层312可以包括氧化物层。如此，第一隔离层311、第二隔离层312及第三隔离层313可以构成N-O-N结构的位线接触隔离层31。
作为示例，第一隔离层311及第三隔离层313的材质可以包括但不仅限于氮化硅或氮氧化硅等等。
本申请中的半导体结构对于第一隔离层311、第二隔离层312及第三隔离层313的厚度并不做具体限定。作为示例，第一隔离层311的厚度可以为3nm～5nm；譬如，第一隔离层311的厚度可以为3nm、4nm或5nm等等。作为示例，第二隔离层312的厚度可以为0.5nm～1.5nm；譬如，第二隔离层312的厚度可以为0.5nm、1nm或1.5nm等等。作为示例，第三隔离层313的厚度可以为8nm～10nm；譬如，第三隔离层313的厚度可以为8nm、9nm或10nm等等。
在其中一个实施例中，第一隔离层311的厚度为4nm，第二隔离层312的厚度为1nm，第三隔离层313的厚度为9nm。
需要注意的是，本申请实施例中半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本发明的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成位线接触孔；
形成位线接触隔离层；所述位线接触隔离层至少覆盖所述位线接触孔的侧壁；
形成位线接触层；所述位线接触层填满所述位线接触孔；所述位线接触层与所述位线接触隔离层共同构成位线接触结构；
形成位线叠层；所述位线叠层位于所述位线接触结构的上表面。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成位线接触层，包括：
形成位线接触材料层；所述位线接触材料层填满所述位线接触孔，并覆盖所述衬底形成有所述位线接触孔的表面；
去除位于所述衬底表面的所述位线接触材料层；保留的所述位线接触材料层为所述位线接触层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述位线叠层包括由下至上依次叠置的第一导电层、第二导电层及绝缘介质层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述形成位线叠层，包括：
于所述位线接触结构的表面及所述衬底形成有所述位线接触孔的表面形成由下至上依次叠置的第一导电材料层、第二导电材料层及绝缘介质材料层；
刻蚀所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层，保留的所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层分别作为所述第一导电层、所述第二导电层及所述绝缘介质层以构成所述位线叠层。
5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述位线叠层的宽度与所述位线接触结构的顶部的宽度相同。
6.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述位线叠层的宽度小于所述位线接触结构的顶部的宽度且不小于所述位线接触层的顶部的宽度。
7.根据权利要求1至6中任一项所述的半导体结构的制备方法，其特征在于，所述形成位线接触隔离层，包括：
形成第一隔离层；所述第一隔离层至少覆盖所述位线接触孔的侧壁；
形成第二隔离层；所述第二隔离层覆盖所述第一隔离层裸露的侧面；
形成第三隔离层，所述第三隔离层覆盖所述第二隔离层裸露的侧面；
所述第一隔离层、所述第二隔离层及所述第三隔离层构成所述位线接触隔离层。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，
所述形成第一隔离层，包括：
形成第一隔离材料层；所述第一隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述位线接触孔的侧壁及所述位线接触孔的底部；
去除位于所述衬底表面及所述位线接触孔底部的所述第一隔离材料层；保留的所述第一隔离材料层为所述第一隔离层；
所述形成第二隔离层，包括：
形成第二隔离材料层；所述第二隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述第一隔离层的表面及所述位线接触孔的底部；
去除位于所述衬底表面、所述第一隔离层的上表面及所述位线接触孔底部的所述第二隔离材料层；保留的所述第二隔离材料层为所述第二隔离层；
所述形成第三隔离层，包括：
形成第三隔离材料层；所述第三隔离材料层覆盖所述衬底形成有所述位线接触孔的表面、所述第二隔离层的表面及所述位线接触孔的底部；
去除位于所述衬底表面、所述第一隔离层的上表面、所述第二隔离层的上表面及所述位线接触孔底部的所述第三隔离材料层；保留的所述第三隔离材料层为所述第三隔离层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述第一隔离层及所述第三隔离层均包括氮化硅层；所述第二隔离层包括氧化硅层；所述位线接触层包括多晶硅层。
10.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述衬底的上表面还形成有多晶硅层；
采用对所述多晶硅层具有大于或等于10∶1的选择比的反应气体刻蚀所述第一导电材料层、所述第二导电材料层及所述绝缘介质材料层。
11.一种半导体结构，其特征在于，包括：
衬底；所述衬底内具有位线接触孔；
位线接触结构，所述位线接触结构包括位线接触隔离层及位线接触层；所述位线接触隔离层至少覆盖所述位线接触孔的侧壁；所述位线接触层填满所述位线接触孔；
位线叠层；所述位线叠层位于所述位线接触结构的上表面。
12.根据权利要求11所述的半导体结构，其特征在于，所述位线叠层包括由下至上依次叠置的第一导电层、第二导电层及介质层。
13.根据权利要求12所述的半导体结构，其特征在于，所述位线叠层的宽度与所述位线接触结构的顶部的宽度相同。
14.根据权利要求12所述的半导体结构，其特征在于，所述位线叠层的宽度小于所述位线接触结构的顶部的宽度且不小于所述位线接触层的顶部的宽度。
15.根据权利要求11至14中任一项所述的半导体结构，其特征在于，所述位线接触隔离层包括：
第一隔离层；所述第一隔离层至少覆盖所述位线接触孔的侧壁；
第二隔离层；所述第二隔离层覆盖所述第一隔离层裸露的侧面；
第三隔离层，所述第三隔离层覆盖所述第二隔离层裸露的侧面。
16.根据权利要求15所述的半导体结构，其特征在于，所述第一隔离层及所述第三隔离层均包括氮化硅层；所述第二隔离层包括氧化硅层；所述位线接触层包括多晶硅层。
17.根据权利要求16所述的半导体结构，其特征在于，所述第一隔离层的厚度为3nm～5nm；所述第二隔离层的厚度为0.5nm～1.5nm；所述第三隔离层的厚度为8nm～10nm。
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