KR20140141344A - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 기술은 스토리지 노드 콘택과 인접한 활성영역 간의 단락을 방지할 수 있고 매립게이트와 비트라인 콘택 간의 단락을 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공하여, 제1액티브영역 및 제2액티브영역을 포함하는 기판; 상기 제1액티브영역에 접하는 비트라인구조물; 및 상기 제2액티브영역에 접하는 스토리지노드콘택을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역보다 낮은 지형을 갖는 반도체 장치 및 매립게이트구조물과 한쌍의 상기 매립게이트구조물 사이의 제1액티브영역 및 상기 매립게이트구조물의 일측에 접하여 대칭되는 제2액티브영역을 포함하는 기판; 상기 제1액티브영역에 접하는 비트라인구조물; 및 상기 제2액티브영역에 접하는 스토리지노드콘택을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역의 저면 및 상기 매립게이트구조물의 상부표면보다 낮은 지형을 갖는 반도체 장치를 포함하여 스토리지 노드 콘택과 인접한 활성영역 간의 간격을 확보하고, 단락을 방지하는 효과, 비트라인 콘택홀 형성시 매립게이트구조물 손실을 최소화하여 매립게이트와 비트라인 콘택 간의 단락을 방지하는 효과가 있다.
Description
본 기술은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 매립게이트를 포함하는 반도체 장치 및 그의 제조방법에 관한 것이다.
현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
본 실시예는 스토리지 노드 콘택과 인접한 활성영역 간의 단락을 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 실시예는 매립게이트와 비트라인 콘택 간의 단락을 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 제1실시예에 따른 반도체 장치는 제1액티브영역 및 제2액티브영역을 포함하는 기판; 상기 제1액티브영역에 접하는 비트라인구조물; 및 상기 제2액티브영역에 접하는 스토리지노드콘택을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역보다 낮은 지형을 갖는 것을 특징으로 한다.
특히, 상기 비트라인구조물은 비트라인콘택, 비트라인전극 및 비트라인하드마스크를 포함하고, 상기 비트라인구조물의 측벽에 형성된 스페이서를 더 포함할 수 있다.
또한, 상기 제1액티브영역은 한쌍의 상기 제2액티브영역 사이에 배치될 수 있다.
본 발명의 제2실시예에 따른 반도체 장치는 매립게이트구조물과 한쌍의 상기 매립게이트구조물 사이의 제1액티브영역 및 상기 매립게이트구조물의 일측에 접하여 대칭되는 제2액티브영역을 포함하는 기판; 상기 제1액티브영역에 접하는 비트라인구조물; 및 상기 제2액티브영역에 접하는 스토리지노드콘택을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역의 저면 및 상기 매립게이트구조물의 상부표면보다 낮은 지형을 갖는 것을 특징으로 한다.
특히, 상기 매립게이트구조물은 매립게이트전극 및 실링막의 적층구조를 포함하며, 상기 실링막의 상부표면은 상기 제1액티브영역의 저면보다 높게 위치할 수 있다.
본 발명의 제1실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막의 제1영역을 제1식각하여 제1액티브영역이 노출된 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 일부 매립되고 상기 제1절연막 상부로 돌출되는 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물을 포함하는 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 및 제1절연막의 제2영역을 식각하여 제2액티브영역이 노출된 스토리지노드콘택홀을 형성하는 단계; 및 상기 제1액티브영역은 상기 제1식각에서 과도식각되어 상기 제2액티브영역보다 낮은 지역을 갖는 것을 특징으로 한다.
특히, 상기 과도식각은 산화막 및 질화막의 식각속도보다 실리콘막의 식각속도가 빠른 조건으로 진행할 수 있다.
본 발명의 제2실시예에 따른 반도체 장치 제조 방법은 매립게이트구조물을 포함하는 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막의 제1영역을 제1식각하여 제1액티브영역이 노출된 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 일부 매립되고 상기 제1절연막 상부로 일부 돌출되는 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물을 포함하는 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 및 제1절연막의 제2영역을 식각하여 제2액티브영역이 노출된 스토리지노드콘택홀을 형성하는 단계; 및 상기 제1액티브영역은 상기 제1식각에서 과도식각되어 상기 제2액티브영역의 저면보다 낮은 지형을 갖는 것을 특징으로 한다.
특히, 상기 매립게이트구조물은 매립게이트전극 및 실링막의 적층구조를 포함하되, 상기 실링막은 질화막을 포함할 수 있다.
또한, 상기 제1식각은 질화막의 식각속도보다 실리콘막의 식각속도가 빠른 조건으로 진행할 수 있다. 또한, 상기 과도식각은 질화막 및/또는 산화막 : 실리콘막의 식각속도가 1 : 10 ∼ 20배가 되는 조건으로 진행할 수 있다.
본 기술은 비트라인 콘택에 접하는 제1액티브영역을 스토리지 노드 콘택에 접하는 제2액티브영역보다 낮은 지형을 갖도록하여 스토리지 노드 콘택과 인접한 활성영역 간의 간격을 확보하고, 단락을 방지하는 효과가 있다.
또한, 본 기술은 비트라인 콘택홀 형성시 매립게이트구조물 손실을 최소화하여 매립게이트와 비트라인 콘택 간의 단락을 방지하는 효과가 있다.
도 1은 DRAM의 메모리셀을 도시한 배치도이다.
도 2는 본 발명의 제1실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다.
도 3a 내지 도 3j는 도 1의 A-A'방향에서 진행되는 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 4a 내지 도 4j는 도 1의 B-B'방향에서 진행되는 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다.
도 6a 내지 도 6j는 도 1의 A-A'방향에서 진행되는 제2실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 7a 내지 도 7j는 도 1의 B-B'방향에서 진행되는 제2실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 2는 본 발명의 제1실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다.
도 3a 내지 도 3j는 도 1의 A-A'방향에서 진행되는 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 4a 내지 도 4j는 도 1의 B-B'방향에서 진행되는 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다.
도 6a 내지 도 6j는 도 1의 A-A'방향에서 진행되는 제2실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
도 7a 내지 도 7j는 도 1의 B-B'방향에서 진행되는 제2실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
최근 6F2 구조가 도입되면서 스토리지 노드 콘택과 인접한 활성영역 간의 단락(Short) 문제가 소자 공정 개발의 고질적인 문제로 대두 되었으며, 소자의 미세화가 계속되면서 스토리지 노드 콘택과 인접한 활성영역 간의 거리가 더욱 좁아지고 공정 마진(Margin) 확보가 더욱 어려운 문제점이 있다. 스토리지 노드 콘택과 인접한 활성영역 간의 거리를 증가시키기 위해서는 스토리지 노드 콘택의 선폭을 줄이거나, 활성영역의 선폭을 줄여야 하지만 이런 경우 스토리지 노드 콘택홀 형성시 오픈 불량(Not Open)이 발생하며, 더욱이 스토리지 노드 콘택 또는 활성영역의 선폭 감소는 반도체 소자 특성에 악영향을 미치는 문제점이 있다.
한편, 디자인 룰이 미세화됨에 따라 비트라인 콘택의 선폭을 확보하기 위해 스페이서를 적용하지 않는 콘택 플러그 공정이 적용되고 있다. 그러나, 비트라인 콘택에 스페이서를 적용하지 않으면 매립게이트와 비트라인 콘택 간의 거리가 짧아져서 오정렬 또는 매립게이트의 비대칭언에치(Abnormal Unetch)에 의한 단락(Short)이 발생하는 문제점이 있으며, 특히 이러한 불량은 프로브 테스트(Probe test)에서 검출이 어려워 최종적으로 형성된 소자 불량의 가능성이 있는바, 본 발명의 실시예는 스토리지 노드 콘택과 인접한 활성영역 간의 단락을 방지하고, 매립게이트와 비트라인 콘택 간의 단락을 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
도 1은 DRAM의 메모리셀을 도시한 배치도이다.
도 1에 도시된 바와 같이, 사선방향으로 형성된 제1액티브영역(11A)이 일정간격을 갖고 반복적으로 배치되고, 제1액티브영역(11A)은 소자분리막(도면부호생략)에 의해 정의된다.
그리고, 제1액티브영역(11A)을 가로지르는 매립게이트전극(14)가 형성되고, 매립게이트전극(14)에 교차하는 방향으로 연장된 비트라인구조물(100)이 기판(도면부호생략) 상부에 형성된다.
그리고, 비트라인구조물(100)과 제1액티브영역(11A)은 비트라인 콘택에 의해 연결되고, 비트라인 콘택의 양쪽에는 제1액티브영역(11A)에 연결되는 스토리지 노드 콘택이 형성된다.
도 2는 본 발명의 제1실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다. 도 2는 도 1의 A-A'방향에서 바라본 반도체 소자의 일 예를 나타낸다.
도 2에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)이 형성되어 활성영역(11A, 11B)이 정의된다. 활성영역(11A, 11B)은 제1액티브영역(11A)과 제2액티브영역(11B)을 포함할 수 있다. 제1액티브영역(11A)은 한쌍의 제2액티브영역(11B) 사이에 배치될 수 있다. 반도체 기판(11)은 실리콘기판 또는 실리콘저마늄기판을 포함할 수 있다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 그리고, 반도체 기판(11)에는 매립게이트구조물(미도시)이 형성될 수 있다. 매립게이트구조물(미도시)은 매립게이트전극(미도시) 및 실링막(15B)의 적층구조를 포함할 수 있고, 실링막(15B)은 반도체 기판(11) 상부에도 형성될 수 있다. 그리고, 실링막(15B) 상에는 제1플러그(18) 영역을 오픈하는 하드마스크패턴(16A)이 형성될 수 있다.
그리고, 제1액티브영역(11A)에 접하는 비트라인구조물(100)이 형성될 수 있고, 제2액티브영역(11B)에 접하는 제2플러그(25)가 형성될 수 있다. 비트라인구조물(100)은 비트라인전극(19A) 및 비트라인하드마스크(20A)의 적층구조를 포함할 수 있다. 또한, 비트라인구조물(100)은 제1플러그(18)와 비트라인전극(19A) 및 비트라인하드마스크(20A)의 측벽에 형성된 스페이서(21)를 더 포함할 수 있다. 제1플러그(18)는 비트라인전극(19A)과 제1액티브영역(11A)을 연결하는 비트라인 콘택을 포함할 수 있고, 스페이서(21)는 비트라인구조물(100) 사이에 형성된 제2플러그(25)와의 절연역할을 할 수 있다. 또한, 비트라인구조물(100) 사이를 매립하는 절연막(22A)이 형성될 수 있다.
그리고, 비트라인구조물(100) 사이에는 실링막(15B) 및 하드마스크패턴(16A)을 관통하여 제2액티브영역(11B)에 접하는 제2플러그(25)가 형성된다. 제2플러그(25)는 스토리지 노드 콘택을 포함할 수 있다. 제2플러그(25)는 한쌍의 제2액티브영역(11B)에 각각 접하도록 한쌍으로 형성될 수 있다. 이때, 제1액티브영역(11A)은 제2액티브영역(11B)보다 낮은 지형을 가질 수 있다. 이에 따라, 제2플러그(25)와 인접한 제1액티브영역(11A) 간의 간격이 확보되어 단락(Short)을 방지할 수 있다.
그리고, 제2플러그(25)에 연결되는 저장전극(26)이 형성될 수 있다. 저장전극(26)은 하부전극, 유전막 및 상부전극의 적층구조를 포함할 수 있다.
도 3a 내지 도 3j는 도 1의 A-A'방향에서 진행되는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다. 도 4a 내지 도 4j는 도 1의 B-B'방향에서 진행되는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다. 이해를 돕기 위해 도 3a 내지 도 3j와 도 4a 내지 도 4j를 함께 설명하기로 한다. 각 단계는 동일한 공정 순서를 갖고, 동일한 도면부호는 동일한 곳을 지칭한다.
도 3a 및 도 4a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역(11A, 11B)을 정의한다. 반도체 기판(11)은 실리콘기판 또는 실리콘저마늄기판을 포함할 수 있다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 반도체 기판(11)을 식각하여 트렌치(13)를 형성한다. 트렌치(13)는 매립게이트 형성영역을 제공하기 위한 것으로, 한쌍으로 형성할 수 있다. 이하, 한쌍의 트렌치(13) 사이에 배치된 활성영역(11A)을 제1액티브영역(11A)이라고 하고, 트렌치(13)와 소자분리막(12) 사이에 배치된 활성영역(11B)을 제2액티브영역(11B)이라고 하기로 한다. 즉, 제1액티브영역(11A)은 한쌍의 트렌치(13) 및 한쌍의 제2액티브영역(11B) 사이에 배치될 수 있다.
이어서, 트렌치(13)의 일부를 매립하는 매립게이트전극(14)을 형성한다. 매립게이트전극(14)이 형성되기 전에 트렌치(13)의 측벽 및 저부에 게이트절연막(미도시)이 형성될 수 있다.
매립게이트전극(14)은 트렌치(13)를 매립하는 도전물질을 형성한 후, 반도체 기판(11)이 노출되는 타겟으로 도전물질을 평탄화하고, 평탄화된 도전물질을 일정 깊이 리세스하여 형성할 수 있다. 여기서, 도전물질은 전극의 역할을 하는 물질을 포함할 수 있다. 도전물질은 저저항 물질을 포함할 수 있는데, 예를 들어 텅스텐막을 포함할 수 있다. 또는, 도전물질은 확산배리어막과 금속막의 적층구조를 포함할 수 있다. 예컨대, 확산배리어막은 티타늄함유물질을 포함할 수 있고, 금속막은 저저항 금속을 포함할 수 있다. 티타늄함유물질은 예컨대 티타늄질화막(TiN)을 포함할 수 있다.
이어서, 매립게이트전극(14) 상에 트렌치(13)의 나머지를 매립하는 실링막(15)을 형성한다. 실링막(15)은 후속 공정으로부터 매립게이트전극(14)의 산화 및 어택(Attack)을 보호하는 역할을 하기 위한 것으로, 절연물질을 포함할 수 있다. 예컨대, 실링막(15)은 질화물질을 포함할 수 있다. 실링막(15)은 트렌치(13)가 매립되도록 충분한 두께로 형성하고, 반도체 기판(11) 상부에도 형성될 수 있다. 이하, 매립게이트전극(14) 및 실링막(15)을 매립게이트구조물이라고 한다.
이어서, 실링막(15) 상에 하드마스크패턴(16)을 형성한다. 하드마스크패턴(16)은 비트라인 콘택 영역이 오픈되도록 패터닝한다. 즉, 비트라인 콘택홀이 정의되도록 패터닝하며, 비트라인 콘택영역은 이웃하는 매립게이트전극(14) 사이의 활성영역을 포함할 수 있다. 하드마스크패턴(16)은 실링막(15) 및 반도체 기판(11)에 대해 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 하드마스크패턴(16)은 산화물질을 포함할 수 있고, 산화물질은 실리콘산화막 등의 산화물질을 포함할 수 있다.
도 3b 및 도 4b에 도시된 바와 같이, 하드마스크패턴(16)을 식각배리어로 실링막(15)을 식각하여 제1콘택홀(17)을 형성한다. 제1콘택홀(17)은 비트라인 콘택을 형성하기 위한 영역 즉, 비트라인 콘택홀을 포함할 수 있다. 제1콘택홀(17)은 제1액티브영역(11A)이 노출되는 타겟으로 형성할 수 있다.
식각된 실링막(15)은 도면부호 15A로 도시한다.
도 3c 및 도 4c에 도시된 바와 같이, 제1콘택홀(17) 저부에 노출된 제1액티브영역(11A)을 일정깊이(D1) 식각한다. 이때, 제1액티브영역(11A)은 매립게이트전극(14)이 노출되지 않는 깊이를 타겟으로 식각을 진행할 수 있다. 또한, 후속 스토리지 노드 콘택홀 형성시 반도체 기판(11)의 깊이 손실을 고려하여 적어도, 스토리지 노드 콘택홀 형성시 손실되는 반도체 기판(11)의 깊이보다 더 깊게 형성되도록 제1콘택홀(17)의 깊이(D1)를 조절할 수 있다.
제1액티브영역(11A)의 식각으로 보다 깊은 제1콘택홀(17A)이 형성된다.
도 3d 및 도 4d에 도시된 바와 같이, 제1콘택홀(17A)을 매립하고, 제1액티브영역(11A)에 접하는 제1플러그(18)를 형성한다. 제1플러그(18)는 반도체 기판(11)과 후속 비트라인구조물의 연결을 위한 비트라인 콘택을 포함할 수 있다. 제1플러그(18)는 도전물질을 포함할 수 있다.
도 3e 및 도 4e에 도시된 바와 같이, 제1플러그(18) 및 하드마스크패턴(16) 상에 도전막(19)을 형성한다. 본 실시예에서는 제1플러그(18)와 도전막(19) 형성공정을 각각 나누어 진행하고 있으나, 다른 실시예로 제1플러그(18) 공정을 생략하고, 도전막(19) 형성시 도 3d의 제1콘택홀(17A)을 동시에 매립하여, 제1플러그(18)와 비트라인전극을 동시에 형성할 수 있다.
이어서, 도전막(19) 상에 비트라인하드마스크막(20)을 형성한다. 비트라인하드마스크막(20)은 비트라인 형성시 식각배리어 역할 및 상부층과 비트라인 간의 절연역할을 할 수 있다. 비트라인하드마스크막(20)은 질화물질을 포함할 수 있고, 예컨대 질화물질은 실리콘질화막 등의 질화물질을 포함할 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 비트라인하드마스크막(20) 및 도전막(19)을 식각하여 비트라인구조물(100)을 형성한다. 식각된 비트라인하드마스크막(20)과 도전막(19)은 각각 '비트라인하드마스크(20A)' 및 '비트라인전극(19A)'으로 도시하기로 한다.
이어서, 비트라인구조물(100)의 측벽에 스페이서(21)를 형성한다. 스페이서(21)는 비트라인구조물(100)의 측벽 보호 및 후속 스토리지 노드 콘택 간의 절연 역할을 할 수 있다. 예컨대, 스페이서(21)는 절연물질을 포함할 수 있고, 절연물질은 예컨대 실리콘질화막 등의 질화물질을 포함할 수 있다.
도 3g 및 도 4g에 도시된 바와 같이, 비트라인구조물(100) 사이를 매립하는 층간절연막(22)을 형성한다. 층간절연막(22)은 비트라인구조물(100) 사이를 매립하는 절연물질을 형성하고, 비트라인구조물(100)의 상부면이 노출되는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화는 화학적기계적연마 공정 또는 에치백 공정으로 진행할 수 있다. 예컨대 절연물질을 포함할 수 있고, 절연물질은 실리콘산화막 등의 산화물질을 포함할 수 있다.
이어서, 비트라인구조물(100) 및 층간절연막(22) 상에 마스크패턴(23)을 형성한다. 마스크패턴(23)은 비트라인구조물(100) 및 층간절연막(22) 상에 감광막을 코팅하고, 노광 및 현상으로 스토리지 노드 콘택영역이 오픈되도록 패터닝하여 형성할 수 있다. 이때, 스토리지 노드 콘택 간의 간격이 좁은 A-A'방향의 경우 적어도 비트라인구조물(100) 사이의 선폭보다 큰 선폭으로 패터닝될 수 있다.
도 3h 및 도 4h에 도시된 바와 같이, 마스크패턴(23)을 식각배리어로 비트라인구조물(100) 사이의 층간절연막(22), 하드마스크패턴(16) 및 실링막(15A)을 선택적으로 식각하여 제1액티브영역(11A)을 노출시키는 제2콘택홀(24)을 형성한다. 제2콘택홀(24)은 스토리지 노드 콘택을 형성하기 위한 스토리지 노드 콘택홀을 포함할 수 있다.
비트라인구조물(100) 사이의 선폭보다 큰 선폭으로 패터닝된 A-A'방향의 경우 질화막질인 비트라인하드마스크(20A)를 식각배리어로 자기정렬콘택 식각(Self Aligned Contact Etch) 공정으로 진행할 수 있다. 자기정렬콘택 식각이란, 질화막에 대해 식각선택비를 갖고 산화막만 선택적으로 식각하는 가스를 사용하여 식각공정을 진행하는 공정으로, 따라서 비트라인하드마스크(20A)의 손실없이 층간절연막(22) 만을 선택적으로 식각할 수 있다. 제1액티브영역(11A)을 노출시키는 제2콘택홀(24)을 형성하기 위해서는 반도체 기판(11) 상부에 형성된 질화막질의 실링막(15A)을 식각해야 하나, 실링막(15A)의 두께가 크기 않으므로 비트라인하드마스크(20A)의 손실 또한 크지 않다.
제2콘택홀(24) 형성시 스토리지 노드 콘택과 제2액티브영역(11B) 간의 계면저항 감소를 위해 반도체 기판(11)을 일정 깊이(D2) 추가식각할 수 있다. 반도체 기판(11)이 추가식각되면 상부 및 측벽 일부도 스토리지 노드 콘택과 접하면서 접촉면적이 증가되고 따라서 계면저항을 감소시킬 수 있다.
이때, 추가식각되는 반도체 기판(11)의 깊이(D2)는 비트라인 콘택홀 형성시 식각된 제1액티브영역(11A)의 깊이(D1)를 넘지않는 타겟으로 조절할 수 있다.
식각된 층간절연막(22), 하드마스크패턴(16) 및 실링막(15A)은 각각 도면부호 22A, 16A 및 15B로 도시하기로 한다.
도 3i 및 도 4i에 도시된 바와 같이, 제2콘택홀(24)을 매립하는 제2플러그(25)를 형성한다. 제2플러그(25)는 제2콘택홀(24)을 매립하는 도전물질을 형성한 후, 층간절연막(22A)의 상부면이 노출되는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화 공정은 화학적기계적연마 공정 또는 에치백 공정으로 진행할 수 있다. 제2플러그(25)를 형성하기 전에 제2콘택홀(24)의 측벽에 스페이서(미도시)를 추가로 형성할 수 있다.
위와 같이, 제1플러그(18) 보다 낮은 깊이로 형성되는 제2플러그(25)를 형성함으로써, 제2플러그(25)의 저면과 인접하는 제1액티브영역(11A) 과의 간격을 확보할 수 있다. 따라서, 제2플러그(25) 형성시 오정렬(Misalign)이 발생하여도 인접하는 제1액티브영역(11A)과의 단락(Short)을 방지할 수 있다.
도 3j 및 도 4j에 도시된 바와 같이, 층간절연막(22A) 상에 제2플러그(25)과 연결되는 저장전극(26)을 형성한다. 저장전극(26)은 하부전극, 유전막 및 상부전극의 적층구조를 포함할 수 있다. 저장전극(26)은 실린더형으로 도시하고 있으나, 이 외에 필라형, 콘케이브형, 평판형 및 스택형 등 모든 형태의 스토리지 노드를 포함할 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다. 도 5는 도 1의 A-A'방향에서 바라본 반도체 소자의 일 예를 나타낸다. 도 1에서 도면부호 11A는 도 5의 도면부호 51A에 대응되고, 도면부호 14는 도 5의 도면부호 54에 대응되며, 도면부호 100은 도 5의 도면부호 200에 각각 대응된다.
도 5에 도시된 바와 같이, 반도체 기판(51)에 소자분리막(52)이 형성되어 활성영역(51A, 51B)이 정의된다. 활성영역(51A, 51B)은 제1액티브영역(51A)과 제2액티브영역(51B)을 포함할 수 있다. 제1액티브영역(51A)은 한쌍의 제2액티브영역(51B) 사이에 배치될 수 있다. 반도체 기판(51)은 실리콘기판 또는 실리콘저마늄기판을 포함할 수 있다. 소자분리막(52)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 그리고, 반도체 기판(51)에는 매립게이트구조물(미도시)이 형성될 수 있다. 매립게이트구조물(미도시)은 매립게이트전극(미도시) 및 실링막(55B)의 적층구조를 포함할 수 있고, 실링막(55B)은 반도체 기판(51) 상부에도 형성될 수 있다. 그리고, 실링막(55B) 상에는 제1플러그(58) 영역을 오픈하는 하드마스크패턴(56A)이 형성될 수 있다.
그리고, 제1액티브영역(51A)에 접하는 비트라인구조물(200)이 형성될 수 있고, 제2액티브영역(51B)에 접하는 제2플러그(65)가 형성될 수 있다. 비트라인구조물(200)은 비트라인전극(59A) 및 비트라인하드마스크(60A)의 적층구조를 포함할 수 있다. 또한, 비트라인구조물(200)은 제1플러그(58)와 비트라인전극(59A) 및 비트라인하드마스크(60A)의 측벽에 형성된 스페이서(61)를 더 포함할 수 있다. 제1플러그(58)는 비트라인전극(59A)과 제1액티브영역(51A)을 연결하는 비트라인 콘택을 포함할 수 있고, 스페이서(61)는 비트라인구조물(200) 사이에 형성된 제2플러그(65)와의 절연역할을 할 수 있다. 또한, 비트라인구조물(200) 사이를 매립하는 절연막(62A)이 형성될 수 있다.
그리고, 비트라인구조물(200) 사이에는 실링막(55B) 및 하드마스크패턴(56A)을 관통하여 제2액티브영역(51B)에 접하는 제2플러그(65)가 형성된다. 제2플러그(65)는 스토리지 노드 콘택을 포함할 수 있다. 제2플러그(65)는 한쌍의 제2액티브영역(51B)에 각각 접하도록 한쌍으로 형성될 수 있다. 이때, 제1액티브영역(51A)의 저면(T1)은 매립게이트구조물의 상부면높이(T2) 및 제2액티브영역(51B)의 저면(T3)보다 낮은 지형을 가질 수 있다. 이에 따라, 매립게이트전극(54)과 제1플러그(58) 사이의 간격을 확보할 수 있고, 제2플러그(65)와 인접한 제1액티브영역(51A) 간의 간격을 확보할 수 있어서 각각의 단락(Short)을 방지할 수 있다.
그리고, 제2플러그(65)에 연결되는 저장전극(66)이 형성될 수 있다. 저장전극(66)은 하부전극, 유전막 및 상부전극의 적층구조를 포함할 수 있다.
도 6a 내지 도 6j는 도 1의 A-A'방향에서 진행되는 본 발명의 제2실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다. 도 7a 내지 도 7j는 도 1의 B-B'방향에서 진행되는 본 실시예에 따른 반도체 소자 제조 방법의 일 예를 나타내는 공정 단면도이다. 이해를 돕기 위해 도 6a 내지 도 6j와 도 7a 내지 도 7j를 함께 설명하기로 한다. 각 단계는 동일한 공정 순서를 갖고, 동일한 도면부호는 동일한 곳을 지칭한다. 도 1에서 도면부호 11A는 도 6 및 7의 도면부호 51A에 대응되고, 도면부호 14는 도 6 및 7의 도면부호 54에 대응되며, 도면부호 100은 도 6 및 7의 도면부호 200에 각각 대응된다.
도 6a 및 도 7a에 도시된 바와 같이, 반도체 기판(51)에 소자분리막(52)을 형성하여 활성영역(51A, 51B)을 정의한다. 반도체 기판(51)은 실리콘기판 또는 실리콘저마늄기판을 포함할 수 있다. 소자분리막(52)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 반도체 기판(51)을 식각하여 트렌치(53)를 형성한다. 트렌치(53)는 매립게이트 형성영역을 제공하기 위한 것으로, 한쌍으로 형성할 수 있다. 이하, 한쌍의 트렌치(53) 사이에 배치된 활성영역(51A)을 제1액티브영역(51A)이라고 하고, 트렌치(53)와 소자분리막(52) 사이에 배치된 제2액티브영역(51B)을 제2액티브영역(51B)이라고 하기로 한다. 즉, 제1액티브영역(51A)은 한쌍의 트렌치(53) 및 한쌍의 제2액티브영역(51B) 사이에 배치될 수 있다.
이어서, 트렌치(53)의 일부를 매립하는 매립게이트전극(54)을 형성한다. 매립게이트전극(54)이 형성되기 전에 트렌치(53)의 측벽 및 저부에 게이트절연막(미도시)이 형성될 수 있다.
매립게이트전극(54)은 트렌치(53)를 매립하는 도전물질을 형성한 후, 반도체 기판(51)이 노출되는 타겟으로 도전물질을 평탄화하고, 평탄화된 도전물질을 일정 깊이 리세스하여 형성할 수 있다. 여기서, 도전물질은 전극의 역할을 하는 물질을 포함할 수 있다. 도전물질은 저저항 물질을 포함할 수 있는데, 예를 들어 텅스텐막을 포함할 수 있다. 또는, 도전물질은 확산배리어막과 금속막의 적층구조를 포함할 수 있다. 예컨대, 확산배리어막은 티타늄함유물질을 포함할 수 있고, 금속막은 저저항 금속을 포함할 수 있다. 티타늄함유물질은 예컨대 티타늄질화막(TiN)을 포함할 수 있다.
이어서, 매립게이트전극(54) 상에 트렌치(53)의 나머지를 매립하는 실링막(55)을 형성한다. 실링막(55)은 후속 공정으로부터 매립게이트전극(54)의 산화 및 어택(Attack)을 보호하는 역할을 하기 위한 것으로, 절연물질을 포함할 수 있다. 예컨대, 실링막(55)은 질화물질을 포함할 수 있다. 실링막(55)은 트렌치(53)가 매립되도록 충분한 두께로 형성하고, 반도체 기판(51) 상부에도 형성될 수 있다. 이하, 매립게이트전극(54) 및 실링막(55)을 매립게이트구조물이라고 한다.
이어서, 실링막(55) 상에 하드마스크패턴(56)을 형성한다. 하드마스크패턴(56)은 비트라인 콘택 영역이 오픈되도록 패터닝한다. 즉, 비트라인 콘택홀이 정의되도록 패터닝하며, 비트라인 콘택영역은 이웃하는 매립게이트전극(54) 사이의 활성영역을 포함할 수 있다. 하드마스크패턴(56)은 실링막(55) 및 반도체 기판(51)에 대해 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 하드마스크패턴(56)은 산화물질을 포함할 수 있고, 산화물질은 실리콘산화막 등의 산화물질을 포함할 수 있다.
도 6b 및 도 7b에 도시된 바와 같이, 하드마스크패턴(56)을 식각배리어로 실링막(55)을 식각하여 제1콘택홀(57)을 형성한다. 제1콘택홀(57)은 비트라인 콘택을 형성하기 위한 영역 즉, 비트라인 콘택홀을 포함할 수 있다. 제1콘택홀(57)은 제1액티브영역(51A)이 노출되는 타겟으로 형성할 수 있다. 실링막(55)은 산화막 : 질화막의 식각속도가 1 : 2 ∼ 4배가 되는 조건으로 식각할 수 있다. 예컨대, 초당 산화막 식각율이 7Å∼13Å이라고 가정할 때, 초당 질화막 식각율은 20Å∼40Å이 되는 조건으로 식각을 진행할 수 있다. 한편, 본 실시예에 기재된 수치는 이해를 돕기위해 예를 들어 설명했을뿐, 각 공정의 조건 및 필요에 의해 얼마든지 응용이 가능하다.
실링막(55)은 CF4, CHF3, CH3F 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 식각하되, 단독가스 또는 혼합가스에 Ar, He 및 O2의 혼합가스를 첨가하여 식각할 수 있다.
식각된 실링막(55)은 도면부호 55A로 도시한다. 제2실시예에서 제1콘택홀(57)의 선폭은 매립게이트구조물 사이의 제1액티브영역(51A)의 선폭보다 더 클 수 있다. 또한, 실링막(55A)을 식각하는 과정에서 과도식각 등에 의해 제1액티브영역(51A)의 표면보다 더 낮게 실링막(55A)의 식각면이 유지될 수 있다.
도 6c 및 도 7c에 도시된 바와 같이, 제1콘택홀(57) 저부에 노출된 제1액티브영역(51A)을 일정깊이 식각한다. 특히, 제1액티브영역(51A)을 식각하는 공정에서 양쪽에 노출된 실링막(55A)의 손실이 최소화되도록 식각조건을 조절할 수 있다. 즉, 제1액티브영역(51A)은 질화막 및/또는 산화막 : 실리콘막의 식각속도가 1 : 10∼20배가 되는 조건으로 식각할 수 있다. 예컨대, 초당 질화막 및/또는 산화막 식각율이 70Å∼130Å이라고 가정할 때, 초당 실리콘막 식각율은 1000Å∼1800Å이 되는 조건으로 식각을 진행할 수 있다.
이와 같이, 질화막 및/또는 산화막과 실리콘막의 식각속도차이가 큰 조건으로 제1액티브영역(51A)을 추가 식각하면 노출된 실링막(55A)의 손실을 최소화시킬 수 있다. 한편, 본 실시예에 기재된 수치는 이해를 돕기위해 예를 들어 설명했을뿐, 각 공정의 조건 및 필요에 의해 얼마든지 응용이 가능하다.
제1액티브영역(51A)은 HBr, Cl2, O2, He 및 SF6의 혼합가스를 사용하여 식각할 수 있고, 특히 식각선택비 차이를 극대화하기 위해 바이어스 파워는 인가하지 않고 소스파워만 인가하여 식각을 진행할 수 있다.
또한, 제1액티브영역(51A)은 매립게이트전극(54)이 노출되지 않는 깊이를 타겟으로 식각을 진행할 수 있다. 또한, 후속 스토리지 노드 콘택홀 형성시 반도체 기판(51)의 깊이 손실을 고려하여 적어도, 스토리지 노드 콘택홀 형성시 손실되는 반도체 기판(51)의 깊이보다 더 깊게 형성되도록 제1콘택홀(57)의 깊이를 조절할 수 있다.
제1액티브영역(51A)의 식각으로 보다 깊은 제1콘택홀(57A)이 형성된다.
도 6d 및 도 7d에 도시된 바와 같이, 제1콘택홀(57A)을 매립하고, 제1액티브영역(51A)에 접하는 제1플러그(58)를 형성한다. 제1플러그(58)는 반도체 기판(51)과 후속 비트라인구조물의 연결을 위한 비트라인 콘택을 포함할 수 있다. 제1플러그(58)는 도전물질을 포함할 수 있다.
도 6e 및 도 7e에 도시된 바와 같이, 제1플러그(58) 및 하드마스크패턴(56) 상에 도전막(59)을 형성한다. 본 실시예에서는 제1플러그(58)와 도전막(59) 형성공정을 각각 나누어 진행하고 있으나, 다른 실시예로 제1플러그(58) 공정을 생략하고, 도전막(59) 형성시 도 6d의 제1콘택홀(57A)을 동시에 매립하여, 제1플러그(58)와 비트라인전극을 동시에 형성할 수 있다.
이어서, 도전막(59) 상에 비트라인하드마스크막(60)을 형성한다. 비트라인하드마스크막(60)은 비트라인 형성시 식각배리어 역할 및 상부층과 비트라인 간의 절연역할을 할 수 있다. 비트라인하드마스크막(60)은 질화물질을 포함할 수 있고, 예컨대 질화물질은 실리콘질화막 등의 질화물질을 포함할 수 있다.
도 6f 및 도 7f에 도시된 바와 같이, 비트라인하드마스크막(60) 및 도전막(59)을 식각하여 비트라인구조물(200)을 형성한다. 식각된 비트라인하드마스크막(60)과 도전막(59)은 각각 '비트라인하드마스크(60A)' 및 '비트라인전극(59A)'으로 도시하기로 한다.
이어서, 비트라인구조물(200)의 측벽에 스페이서(61)를 형성한다. 스페이서(61)는 비트라인구조물(200)의 측벽 보호 및 후속 스토리지 노드 콘택 간의 절연 역할을 할 수 있다. 예컨대, 스페이서(61)는 절연물질을 포함할 수 있고, 절연물질은 예컨대 실리콘질화막 등의 질화물질을 포함할 수 있다.
도 6g 및 도 7g에 도시된 바와 같이, 비트라인구조물(200) 사이를 매립하는 층간절연막(62)을 형성한다. 층간절연막(62)은 비트라인구조물(200) 사이를 매립하는 절연물질을 형성하고, 비트라인구조물(200)의 상부면이 노출되는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화는 화학적기계적연마 공정 또는 에치백 공정으로 진행할 수 있다. 예컨대 절연물질을 포함할 수 있고, 절연물질은 실리콘산화막 등의 산화물질을 포함할 수 있다.
이어서, 비트라인구조물(200) 및 층간절연막(62) 상에 마스크패턴(63)을 형성한다. 마스크패턴(63)은 비트라인구조물(200) 및 층간절연막(62) 상에 감광막을 코팅하고, 노광 및 현상으로 스토리지 노드 콘택영역이 오픈되도록 패터닝하여 형성할 수 있다. 이때, 스토리지 노드 콘택 간의 간격이 좁은 A-A'방향의 경우 적어도 비트라인구조물(200) 사이의 선폭보다 큰 선폭으로 패터닝될 수 있다.
도 6h 및 도 7h에 도시된 바와 같이, 마스크패턴(63)을 식각배리어로 비트라인구조물(200) 사이의 층간절연막(62), 하드마스크패턴(56) 및 실링막(55A)을 선택적으로 식각하여 제1액티브영역(51A)을 노출시키는 제2콘택홀(64)을 형성한다. 제2콘택홀(64)은 스토리지 노드 콘택을 형성하기 위한 스토리지 노드 콘택홀을 포함할 수 있다.
비트라인구조물(200) 사이의 선폭보다 큰 선폭으로 패터닝된 A-A'방향의 경우 질화막질인 비트라인하드마스크(60A)를 식각배리어로 자기정렬콘택 식각(Self Aligned Contact Etch) 공정으로 진행할 수 있다. 자기정렬콘택 식각이란, 질화막에 대해 식각선택비를 갖고 산화막만 선택적으로 식각하는 가스를 사용하여 식각공정을 진행하는 공정으로, 따라서 비트라인하드마스크(60A)의 손실없이 층간절연막(62) 만을 선택적으로 식각할 수 있다. 제1액티브영역(51A)을 노출시키는 제2콘택홀(64)을 형성하기 위해서는 반도체 기판(51) 상부에 형성된 질화막질의 실링막(55A)을 식각해야 하나, 실링막(55A)의 두께가 크지 않으므로 비트라인하드마스크(60A)의 손실 또한 크지 않다.
제2콘택홀(64) 형성시 스토리지 노드 콘택과 제2액티브영역(51B) 간의 계면저항 감소를 위해 반도체 기판(51)을 일정 깊이 추가식각할 수 있다. 반도체 기판(51)이 추가식각되면 상부 및 측벽 일부도 스토리지 노드 콘택과 접하면서 접촉면적이 증가되고 따라서 계면저항을 감소시킬 수 있다.
이때, 추가식각되는 반도체 기판(51)의 깊이는 비트라인 콘택홀 형성시 식각된 제1액티브영역(51A)의 깊이를 넘지않는 타겟으로 조절할 수 있다.
식각된 층간절연막(62), 하드마스크패턴(56) 및 실링막(55A)은 각각 도면부호 62A, 56A 및 55B로 도시하기로 한다.
도 6i 및 도 7i에 도시된 바와 같이, 제2콘택홀(64)을 매립하는 제2플러그(65)를 형성한다. 제2플러그(65)는 제2콘택홀(64)을 매립하는 도전물질을 형성한 후, 층간절연막(62A)의 상부면이 노출되는 타겟으로 평탄화하여 형성할 수 있다. 이때, 평탄화 공정은 화학적기계적연마 공정 또는 에치백 공정으로 진행할 수 있다. 제2플러그(65)를 형성하기 전에 제2콘택홀(64)의 측벽에 스페이서(미도시)를 추가로 형성할 수 있다.
위와 같이, 제1액티브영역(51A)의 추가식각 공정에서 실링막(55B)의 손실을 최소화하고, 제1플러그(58) 보다 낮은 깊이로 제2플러그(65)를 형성함으로써, 제1액티브영역(51A)의 저면(T1)이 매립게이트구조물의 상부면높이(T2) 및 제2액티브영역(51B)의 저면(T3)보다 낮은 지형을 가질 수 있다. 따라서, 매립게이트전극(54)과 제1플러그(58) 사이의 간격을 확보할 수 있고, 제2플러그(65)와 인접한 제1액티브영역(51A) 간의 간격을 확보할 수 있으므로 각각의 단락(Short)을 방지할 수 있다.
도 6j 및 도 7j에 도시된 바와 같이, 층간절연막(62A) 상에 제2플러그(65)과 연결되는 저장전극(66)을 형성한다. 저장전극(66)은 하부전극, 유전막 및 상부전극의 적층구조를 포함할 수 있다. 저장전극(66)은 실린더형으로 도시하고 있으나, 이 외에 필라형, 콘케이브형, 평판형 및 스택형 등 모든 형태의 스토리지 노드를 포함할 수 있다.
한편, 본 실시예에서는 제1플러그 및 제2플러그가 정렬되어 형성된 구조를 도시하고 있으나, 비트라인 콘택에 접하는 제1액티브영역을 스토리지 노드 콘택에 접하는 제2액티브영역보다 낮은 지형을 갖도록하여 스토리지 노드 콘택과 인접한 활성영역 간의 간격을 확보함으로써 스토리지 노드 콘택이 오정렬되어도 인접한 활성영역 간의 단락을 방지할 수 있다. 또한, 비트라인 콘택홀 형성시 매립게이트구조물 손실을 최소화함으로써 매립게이트 형성시 언에치가 발생하여도 매립게이트와 비트라인 콘택 간의 단락을 방지할 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 반도체 기판 11A : 활성영역
12 : 소자분리막 15B : 실링막
16A : 하드마스크패턴 18 : 제1플러그
19 : 비트라인전극 20 : 비트라인하드마스크
100 : 비트라인 21 : 스페이서
22A : 층간절연막 25 : 제2플러그
26 : 저장전극
12 : 소자분리막 15B : 실링막
16A : 하드마스크패턴 18 : 제1플러그
19 : 비트라인전극 20 : 비트라인하드마스크
100 : 비트라인 21 : 스페이서
22A : 층간절연막 25 : 제2플러그
26 : 저장전극
Claims (25)
- 제1액티브영역 및 제2액티브영역을 포함하는 기판;
상기 제1액티브영역에 접하는 비트라인구조물; 및
상기 제2액티브영역에 접하는 스토리지노드콘택
을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역보다 낮은 지형을 갖는 반도체 장치.
- 제1항에 있어서,
상기 비트라인구조물은 비트라인콘택, 비트라인전극 및 비트라인하드마스크를 포함하고, 상기 비트라인구조물의 측벽에 형성된 스페이서를 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1액티브영역은 한쌍의 상기 제2액티브영역 사이에 배치된 반도체 장치.
- 제1항에 있어서,
상기 기판은 매립게이트구조물을 포함하는 반도체 장치.
- 제2항에 있어서,
상기 비트라인콘택의 선폭은 상기 제1액티브영역의 선폭과 동일한 반도체 장치.
- 매립게이트구조물과 한쌍의 상기 매립게이트구조물 사이의 제1액티브영역 및 상기 매립게이트구조물의 일측에 접하여 대칭되는 제2액티브영역을 포함하는 기판;
상기 제1액티브영역에 접하는 비트라인구조물; 및
상기 제2액티브영역에 접하는 스토리지노드콘택
을 포함하고, 상기 제1액티브영역은 상기 제2액티브영역의 저면보다 낮은 지형을 갖는 반도체 장치.
- 제6항에 있어서,
상기 매립게이트구조물은 매립게이트전극 및 실링막의 적층구조를 포함하는 반도체 장치. - 제6항에 있어서,
상기 실링막의 상부표면은 상기 제1액티브영역의 저면보다 높게 위치하는 반도체 장치.
- 제6항에 있어서,
상기 비트라인구조물은 비트라인콘택, 비트라인전극 및 비트라인하드마스크를 포함하고, 상기 비트라인구조물의 측벽에 형성된 스페이서를 더 포함하는 반도체 장치.
- 제6항에 있어서,
상기 제1액티브영역은 한쌍의 상기 제2액티브영역 사이에 배치된 반도체 장치.
- 제9항에 있어서,
상기 비트라인콘택의 선폭은 상기 제1액티브영역의 선폭보다 큰 반도체 장치. - 기판 상에 제1절연막을 형성하는 단계;
상기 제1절연막의 제1영역을 제1식각하여 제1액티브영역이 노출된 비트라인 콘택홀을 형성하는 단계;
상기 비트라인 콘택홀에 일부 매립되고 상기 제1절연막 상부로 돌출되는 비트라인 구조물을 형성하는 단계;
상기 비트라인 구조물을 포함하는 상기 제1절연막 상에 제2절연막을 형성하는 단계;
상기 제2절연막 및 제1절연막의 제2영역을 식각하여 제2액티브영역이 노출된 스토리지노드콘택홀을 형성하는 단계; 및
상기 제1액티브영역은 상기 제1식각에서 과도식각되어 상기 제2액티브영역보다 낮은 지역을 갖는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 과도식각은 산화막 및 질화막의 식각속도보다 실리콘막의 식각속도가 빠른 조건으로 진행하는 반도체 장치 제조 방법.
- 제12항에 있어서,
상기 비트라인 구조물을 형성하는 단계는,
상기 비트라인 콘택홀에 제1도전물질을 매립하여 비트라인 콘택을 형성하는 단계;
상기 비트라인 콘택 및 제1절연막 상에 제2도전물질을 형성하는 단계;
상기 제2도전물질 상에 하드마스크막을 형성하는 단계;
상기 하드마스크막 및 제2도전물질을 식각하여 비트라인을 형성하는 단계; 및
상기 비트라인의 측벽에 스페이서를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 제1도전물질 및 제2도전물질은 동시에 형성하는 반도체 장치 제조 방법.
- 매립게이트구조물을 포함하는 기판 상에 제1절연막을 형성하는 단계;
상기 제1절연막의 제1영역을 제1식각하여 제1액티브영역이 노출된 비트라인 콘택홀을 형성하는 단계;
상기 비트라인 콘택홀에 일부 매립되고 상기 제1절연막 상부로 일부 돌출되는 비트라인 구조물을 형성하는 단계;
상기 비트라인 구조물을 포함하는 상기 제1절연막 상에 제2절연막을 형성하는 단계;
상기 제2절연막 및 제1절연막의 제2영역을 식각하여 제2액티브영역이 노출된 스토리지노드콘택홀을 형성하는 단계; 및
상기 제1액티브영역은 상기 제1식각에서 과도식각되어 상기 제2액티브영역의 저면 및 상기 매립게이트구조물의 상부표면보다 낮은 지형을 갖는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 매립게이트구조물은 매립게이트전극 및 실링막의 적층구조를 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서,
상기 실링막은 질화막을 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 제1식각은 질화막의 식각속도보다 실리콘막의 식각속도가 빠른 조건으로 진행하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 제1식각은 산화막 : 질화막의 식각속도가 1 : 2 ∼4배가 되는 조건으로 진행하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 제1식각은 상기 CF4, CHF3, CH3F 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 진행하는 반도체 장치 제조 방법.
- 제21항에 있어서,
상기 제1식각은 상기 단독가스 또는 혼합가스에 Ar, He 및 O2의 혼합가스를 첨가하여 진행하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 과도식각은 질화막 및/또는 산화막 : 실리콘막의 식각속도가 1 : 10 ∼ 20배가 되는 조건으로 진행하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 과도식각은 HBr, Cl2, O2, He 및 SF6의 혼합가스를 사용하여 진행하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 과도식각은 바이어스 파워는 인가하지 않고, 소스파워만 인가하여 진행하는 반도체 장치 제조 방법.
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