KR101169176B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비트라인 콘택플러그와 저장전극 콘택플러그의 쇼트를 방지하여 반도체 소자의 특성을 향상시키는 반도체 소자의 제조 방법에 관한 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역 및 소자분리막을 포함하는 반도체 기판을 식각하여 상기 활성영역이 노출되는 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 도전물질을 형성하는 단계와, 도전물질을 식각하여 상기 비트라인 콘택홀보다 작은 선폭을 가지는 비트라인 콘택플러그 및 비트라인을 형성하는 단계와, 비트라인 콘택홀, 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 스페이서 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 이너 비트라인(Inner Bitline)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 40nm이하의 기술이 적용되면서 GBL(Grobal Bit Line) 공정이 제안되었다. 그러나, GBL 공정은 비트라인 콘택과 비트라인 간의 오정렬이 발생하는 경우, 비트라인 콘택과 저장전극 콘택간에 SAC 불량이 발생하는 문제점이 있다. 이러한 문제점을 방지하기 위해 비트라인 스페이서를 두껍게 형성하는 경우 저장전극 콘택의 낫 오픈(Not Open) 현상이 발생한다. 또한, 비트라인 콘택 스페이서를 두껍게 형성하게 되면 비트라인 콘택의 저항이 증가된다. 이에 대한 대응으로 이너 GBL(Inner Grobal Bit Line)이란 공정이 제안되었다. 그러나, 이러한 이너 GBL 공정에서 비트라인 콘택플러그는 매립형 게이트 사이의 활성영역과 접속되고, 비트라인은 비트라인 콘택플러그의 상부와 접속되며 적층된다. 또한, 저장전극 콘택플러그는 비트라인의 양측에 구비되며 활성영역과 접속된다. 그런데, 비트라인 콘택플러그와 저장전극 콘택플러그가 인접하게 형성되므로, 비트라인 콘택플러그는 비트라인 양측에 구비되는 저장전극 콘택플러그와 접속되어 쇼트를 유발되는 문제점이 있다.
비트라인 콘택플러그와 저장전극 콘택플러그의 쇼트를 방지하기 위여 비트라인의 폭을 크게 형성하거나, 비트라인 측벽의 스페이서의 폭을 두껍게 형성할 경우 활성영역과 저장전극 콘택플러그가 접속되는 영역이 줄어들게 되어 저항이 증가하는 문제가 있다.
본 발명은 비트라인 콘택플러그를 형성하는 공정을 개선하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역 및 소자분리막을 포함하는 반도체 기판을 식각하여 상기 활성영역이 노출되는 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 도전물질을 형성하는 단계와, 도전물질을 식각하여 상기 비트라인 콘택홀보다 작은 선폭을 가지는 비트라인 콘택플러그 및 비트라인을 형성하는 단계와, 비트라인 콘택홀, 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 스페이서 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인 콘택홀을 형성하는 단계에서, 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 선폭보다 크게 형성하는 것을 특징으로 한다.
그리고, 비트라인 콘택홀을 형성하는 단계에서, 비트라인 콘택홀은 중앙부에 활성영역이 돌출된 것을 특징으로 하고, 비트라인 및 비트라인 콘택플러그를 형성하는 단계는 비트라인 콘택홀 상부에 폴리실리콘층, 배리어금속층, 비트라인 도전층, 하드마스크층을 형성하는 단계와, 하드마스크층 상부에 비트라인을 정의하는 감광막 패턴을 형성하는 단계와, 비트라인을 정의하는 감광막 패턴을 식각마스크로 하드마스크층, 비트라인 도전층, 배리어금속층, 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 배리어 금속층은 티타늄, 티타늄질화막 및 이들의 조합 중 어느 하나로 형성하고, 비트라인 도전층은 텅스텐을 포함하는 물질로 형성하며, 비트라인 하드마스크층은 질화막을 포함하는 물질로 형성하는 것을 특징으로 한다.
나아가, 스페이서 절연막을 형성하는 단계에서 스페이서 절연막은 비트라인 콘택플러그 측벽의 비트라인 콘택홀을 매립하는 것을 특징으로 하고, 스페이서 절연막을 형성하는 단계에서 스페이서 절연막은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하며, 스페이서 절연막을 형성하는 단계 이후 비트라인에 인접하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다. 여기서,
저장전극 콘택플러그를 형성하는 단계는 스페이서 절연막 상부에 층간절연막을 형성하는 단계와, 층간절연막 상부에 저장전극 콘택홀을 정의하는 마스크 패턴을 형성하는 단계와, 마스크 패턴 및 상기 비트라인 측벽에 형성된 상기 스페이서 절연막을 식각마스크로 상기 층간절연막을 식각하는 단계와, 반도체 기판 상에 형성된 스페이서 절연막을 식각하여 반도체 기판이 노출되는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다. 이때, 저장전극 콘택홀을 형성하는 단계는 탄소(C)/플루오르(F)의 비율이 40% 이상인 가스를 사용하여 진행하는 것이 바람직하며, 예컨대, C4F6, C5F8, C4F8 및 이들의 조합 중 선택된 어느 하나의 가스를 사용하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자는 돌출된 활성영역을 포함하는 비트라인 콘택홀과, 활성영역 상측과 연결되는 비트라인 콘택플러그 및 비트라인과, 비트라인 콘택플러그 및 비트라인을 포함하는 전체 표면에 형성된 스페이서 절연막을 포함하는 것을 특징으로 한다.
나아가, 비트라인 콘택홀의 선폭은 활성영역의 단축 방향 선폭보다 큰 것을 특징으로 하고, 비트라인 콘택플러그의 선폭은 비트라인 콘택홀의 선폭보다 작은 것을 특징으로 한다.
또한, 비트라인 콘택플러그는 폴리실리콘을 포함하며, 비트라인은 배리어 메탈층, 비트라인 도전층 및 비트라인 하드마스크의 적층구조이며, 스페이서 절연막은 질화막을 포함하는 것을 특징으로 한다.
나아가, 스페이서 절연막은 비트라인 콘택플러그와 비트라인 콘택홀 사이에 매립되며, 비트라인과 인접하여 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 비트라인 콘택플러그와 저장전극 콘택플러그의 쇼트를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다. 먼저, 도 1을 참조하면 반도체 기판(100)을 식각하여 활성영역(105)을 정의하는 소자분리막용 트렌치를 형성한다. 그 다음, 트렌치 내벽에 라이너 산화막(미도시) 및 라이너 질화막(미도시)을 형성한다. 이때, 라이너 산화막(미도시)은 후속 공정으로 진행되는 라이너 질화막(미도시)과의 증착력을 향상시키는 역할을 하며, 라이너질화막(미도시)은 트렌치에 매립될 소자분리용 절연막과의 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 한다.
다음으로, 트렌치를 포함하는 반도체 기판(100) 상부에 소자분리용 절연막을 형성한 후 평탄화 식각공정을 수행하여 소자분리막(103)을 형성한다. 여기서, 소자분리막(103)은 SOD(Spin On Dielectric), HDP(High Density Plasma) 및 이들의 조합중 어느 하나를 포함하는 것이 바람직하다. 여기서, 도시되지는 않았지만 소자분리막(103) 형성 이후 소자분리막(103) 및 활성영역(105)을 식각하여 리세스를 형성하고 리세스에 매립되는 매립형 게이트를 형성하는 공정이 수행되는 것이 바람직하다. 그러나, 본 발명에서는 매립형 게이트의 형성 공정에 대한 설명 및 도면에서 매립형 게이트의 도시는 생략하기로 한다.
그 다음, 반도체 기판(100) 상부에 비트라인 콘택홀 예정 영역을 노출시키는 마스크 패턴(107)을 형성한다. 이 마스크 패턴(107)은 산화막, 질화막 등의 물질을 포함하는 것이 바람직하다.
다음으로, 도 2에 도시된 바와 같이 마스크 패턴(107)을 식각 마스크로 반도체 기판(100)을 식각하여 비트라인 콘택홀(110)을 형성한다. 비트라인 콘택홀(110)은 활성영역(105)이 노출되도록 형성하며, 비트라인 콘택홀(110)은 활성영역(105)의 단축선폭보다 15 ~ 30nm이상 크게 형성하는 것이 바람직하다. 이때, 비트라인 콘택홀(110) 형성을 위해 활성영역(105)을 식각 타겟으로 식각을 진행하게 되면 활성영역(105)과 소자분리막(103) 사이의 식각선택비 차이로 인해 소자분리막(103)이 활성영역(105)보다 더 깊게 식각된다. 이 결과, 활성영역(105)이 돌출된 형태의 비트라인 콘택홀(110)이 형성된다.
그 다음, 도 3을 참조하면 마스크 패턴(107)을 제거한 후 비트라인 콘택홀(110)을 포함하는 전체 상부에 폴리실리콘층(109), 배리어 메탈층(120a), 비트라인 도전층(120b) 및 하드마스크층(120c)을 형성한다. 여기서, 폴리실리콘층(109)에는 이온주입 공정을 수행하는 것이 바람직하다. 그리고, 비트라인 도전층(120b)은 전기전도도가 특성이 우수한 텅스텐을 포함하는 것이 바람직하고, 배리어 메탈층(120a)은 티타늄, 티타늄질화막, 텅스텐 질화막 및 이들의 조합 중 어느 하나를 포함하는 것이 바람직하며, 하드마스크층(120c)은 질화막을 포함하는 것이 바람직하다.
도 4에 도시된 바와 같이, 하드마스크층(120c) 상부에 비트라인을 정의하는 마스크 패턴(미도시)을 형성한 후, 마스크 패턴(미도시)을 식각마스크로 폴리실리콘(109), 배리어 메탈층(120a), 비트라인 도전층(120b) 및 하드마스크층(120c)을 식각하여 폴리실리콘(109)으로 형성된 비트라인 콘택플러그(115)를 형성하고, 배리어 메탈층(120a), 비트라인 도전층(120b) 및 하드마스크층(120c)의 적층구조인 비트라인(120)을 형성한다. 본 발명에서는 비트라인 콘택플러그(115)가 비트라인(120)의 형성과 동시에 형성되므로 비트라인(120)의 선폭과 동일한 선폭을 갖도록 형성된다. 따라서, 비트라인 콘택플러그(115)는 비트라인 콘택홀(110)의 선폭보다 작은 선폭을 갖는다.
이와 같이 비트라인 콘택플러그(115)가 비트라인(120)과 동일한 선폭을 갖도록 형성되어 비트라인 콘택홀(110)의 선폭보다 작은 선폭을 갖도록 하는 것은 후속공정에서 형성되는 저장전극 콘택플러그와의 쇼트를 방지하는 효과를 제공할 수 있다.
다음으로, 도 5에 도시된 바와 같이 비트라인(120) 및 비트라인 콘택플러그(115)를 포함하는 반도체 기판(100) 표면에 스페이서 절연막(125)을 형성한다. 이때, 스페이서 절연막(125)은 갭필(Gap Fill) 특성이 좋은 CVD(Chemical Vapor Deposition) 방식으로 증착하여 비트라인(120) 측벽으로 노출된 비트라인 콘택홀(110)에 완전히 매립되어 형성(도 5의 'A' 참조.)되는 것이 바람직하다. 이는 후속 공정에서 형성되는 저장전극 콘택플러그와 비트라인 콘택플러그(110)가 브릿지(Bridge)되는 것을 용이하게 방지하는 효과를 제공할 수 있다.
이어서, 도 6에 도시된 바와 같이 스페이서 절연막(125)이 형성된 비트라인(120)을 포함하는 반도체 기판(100) 전체 상부에 층간절연막(130)을 형성한다. 그 다음, 도 7을 참조하면 층간 절연막(130) 상부에 저장전극 콘택홀을 정의하는 마스크 패턴(미도시)을 형성한다. 이어서 마스크 패턴(미도시) 및 비트라인(120) 측벽에 형성된 스페이서 절연막(125)을 식각 마스크로 층간절연막(130)을 식각한다. 그 다음, 반도체 기판(100) 상부의 스페이서 절연막(125) 까지 식각하여 반도체 기판(100)을 노출시키는 저장전극 콘택홀을 형성한다. 여기서, 층간절연막(130)은 스페이서 절연막(125)과 상이한 식각선택비로 식각되기 때문에 비트라인(120) 측벽에 형성된 스페이서 절연막(125)은 손실되지 않아 비트라인(120) 및 비트라인 콘택플러그(115)의 손실을 방지한다. 이때, 저장전극 콘택홀을 형성하기 위한 식각 공정은 탄소(C)/플루오르(F)의 비율이 40% 이상인 가스를 사용하여 진행하는 것이 바람직하다. 예컨대, C4F6, C5F8, C4F8 및 이들의 조합 중 선택된 어느 하나의 가스를 사용하는 것을 특징으로 한다. 그 다음, 저장전극 콘택홀이 매립되도록 도전층을 형성한 후, 하드마스크층(120c)이 노출될때까지 평탄화 공정을 수행하여 저장전극 콘택플러그(135)를 형성한다.
도 7의 'A'에 도시된 바와 같이, 비트라인 콘택플러그(115) 측벽에 형성되는 스페이서 절연막(125)을 저장전극 콘택플러그(135)보다 깊이 형성함으로써, 비트라인 콘택플러그가 저장전극 콘택플러그와 쇼트되는 것을 억제하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
한편, 상기 도 7을 참조하여 본 발명에 따른 반도체 소자를 설명하면 다음과 같다. 여기서, 도 7에 도시된 반도체 소자는 도 1 내지 도 6의 방법 이외의 방법으로 형성할 수 있다.
도 7을 참조하면, 활성영역(105) 및 소자분리막(103)을 포함하는 반도체 기판(100) 내에 비트라인 콘택홀(110)이 구비된다. 이때, 비트라인 콘택홀(110) 중앙부에 활성영역(105)이 돌출된 형태가 된다. 그리고, 이렇게 돌출된 활성영역(105) 상부에 비트라인 콘택플러그(115) 및 비트라인(120)이 구비된다. 이때, 비트라인 콘택플러그(115) 및 비트라인(120)의 선폭은 비트라인 콘택홀(110)의 선폭보다 작게 형성된다. 비트라인 콘택플러그(115)는 폴리실리콘을 포함하고, 비트라인(120)은 배리어 메탈층(120a), 비트라인 도전층(120b) 및 비트라인 하드마스크층(120c)를 포함한다.
그리고, 비트라인 콘택플러그(115) 및 비트라인(120)을 포함하는 전체 상부에 스페이서 절연막(125)이 형성된다. 스페이서 절연막(125)은 비트라인 콘택홀(110)과 비트라인 콘택플러그(115) 사이에 완전히 매립되며, 비트라인(120)과 인접하여 구비된 저장전극 콘택플러그(135) 깊이보다 깊게 형성된다.
도 7의 'A'와 같이 비트라인 콘택플러그(115) 측벽에 형성되는 스페이서 절연막(125)을 저장전극 콘택플러그(135)보다 깊이 형성함으로써, 비트라인 콘택플러그가 저장전극 콘택플러그와 쇼트되는 것을 억제하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형 예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 103 : 소자분리막
105 : 활성영역 107 : 절연막 패턴
110 : 비트라인 콘택홀 109 : 폴리실리콘층
120a : 배리어 금속층 120b : 비트라인 도전층
120c : 비트라인 하드마스크층 120 : 비트라인
125 : 스페이서 절연막 130 : 층간 절연막
135 : 저장전극 콘택플러그

Claims (20)

  1. 반도체 기판을 식각하여 활성영역이 돌출되는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 도전물질을 형성하는 단계;
    상기 도전물질을 식각하여 상기 비트라인 콘택홀보다 작은 선폭을 가지는 비트라인 콘택플러그 및 비트라인을 형성하는 단계; 및
    상기 비트라인 콘택홀, 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 스페이서 절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계에서,
    상기 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 선폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 비트라인 및 상기 비트라인 콘택플러그를 형성하는 단계는
    상기 비트라인 콘택홀 상부에 폴리실리콘층, 배리어금속층, 비트라인 도전층, 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 비트라인을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 비트라인을 정의하는 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 비트라인 도전층, 상기 배리어금속층, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 3에 있어서,
    상기 배리어 금속층은 티타늄, 티타늄질화막 및 이들의 조합 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 3에 있어서,
    상기 비트라인 도전층은 텅스텐을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 3에 있어서,
    상기 비트라인 하드마스크층은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 스페이서 절연막을 형성하는 단계에서
    상기 스페이서 절연막은 상기 비트라인 콘택플러그 측벽의 상기 비트라인 콘택홀을 매립하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 스페이서 절연막을 형성하는 단계에서
    상기 스페이서 절연막은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 1에 있어서,
    상기 스페이서 절연막을 형성하는 단계 이후
    상기 비트라인에 인접하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 스페이서 절연막 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 저장전극 콘택홀을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 및 상기 비트라인 측벽에 형성된 상기 스페이서 절연막을 식각마스크로 상기 층간절연막을 식각하는 단계;
    상기 반도체 기판 상에 형성된 상기 스페이서 절연막을 식각하여 상기 반도체 기판이 노출되는 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀이 매립되도록 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계는 플루오르(F)에 대한 탄소(C) 비율이 40% 이상인 가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계는 C4F6, C5F8, C4F8 및 이들의 조합 중 선택된 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 돌출된 활성영역을 포함하는 비트라인 콘택홀;
    상기 활성영역 상측과 연결되는 비트라인 콘택플러그 및 비트라인; 및
    상기 비트라인 콘택플러그 및 비트라인을 포함하는 전체 표면에 형성된 스페이서 절연막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 방향 선폭보다 큰 것을 특징으로 하는 반도체 소자.
  15. 청구항 13에 있어서,
    상기 비트라인 콘택플러그의 선폭은 상기 비트라인 콘택홀의 선폭보다 작은 것을 특징으로 하는 반도체 소자.
  16. 청구항 13에 있어서,
    상기 비트라인 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 13에 있어서,
    상기 비트라인은 배리어 메탈층, 비트라인 도전층 및 비트라인 하드마스크의 적층구조인 것을 특징으로 하는 반도체 소자.
  18. 청구항 13에 있어서,
    상기 스페이서 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 13에 있어서,
    상기 스페이서 절연막은 상기 비트라인 콘택플러그와 상기 비트라인 콘택홀 사이에 매립되는 것을 특징으로 하는 반도체 소자.
  20. 청구항 13에 있어서,
    상기 비트라인과 인접하여 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
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