KR20130053017A - 반도체 소자 - Google Patents

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Abstract

본 발명은 공정 변동에 의해 비트라인의 선폭이 작아지더라도 비트라인 콘택플러그의 폴리실리콘층을 보호함으로써 비트라인 콘택플러그의 손상에 의한 저항성 불량을 방지하고자 하는 기술을 나타낸다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 층간 절연막 패턴과, 층간 절연막 패턴 사이의 상기 반도체 기판 상부에 형성되며, 상기 층간 절연막 패턴 상측보다 낮게 위치한 비트라인 콘택플러그 및 비트라인 콘택플러그 상부에 형성된 비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는 GBL(Global Bit Line)을 포함하는 반도체 소자에 관한 것이다.
최근, 40nm이하의 기술이 적용되면서 GBL(Grobal Bit Line) 공정이 제안되었다. 그러나, GBL 공정은 비트라인 콘택과 비트라인 간의 오정렬이 발생하는 경우, 비트라인 콘택과 저장전극 콘택간에 SAC 불량이 발생하는 문제점이 있다. 이러한 문제점을 방지하기 위해 비트라인 스페이서를 두껍게 형성하는 경우 저장전극 콘택의 낫 오픈(Not Open) 현상이 발생한다. 또한, 비트라인 콘택 스페이서를 두껍게 형성하게 되면 비트라인 콘택의 저항이 증가된다. 이에 대한 대응으로 이너 GBL(Inner Grobal Bit Line)이란 공정이 제안되었다. 그러나, 이러한 이너 GBL 공정에서 비트라인 콘택플러그는 매립형 게이트 사이의 활성영역과 접속되고, 비트라인은 비트라인 콘택플러그의 상부와 접속되며 적층된다. 또한, 저장전극 콘택플러그는 비트라인의 양측에 구비되며 활성영역과 접속된다. 그런데, 비트라인 콘택플러그와 저장전극 콘택플러그가 인접하게 형성되므로, 비트라인 콘택플러그는 비트라인 양측에 구비되는 저장전극 콘택플러그와 접속되어 쇼트를 유발되는 문제점이 있다.
비트라인 콘택플러그와 저장전극 콘택플러그의 쇼트를 방지하기 위여 비트라인의 폭을 크게 형성하거나, 비트라인 측벽의 스페이서의 폭을 두껍게 형성할 경우 활성영역과 저장전극 콘택플러그가 접속되는 영역이 줄어들게 되어 저항이 증가하는 문제가 있다.
도 1을 참조하여 종래 기술에 따른 반도체 소자 및 그 문제점을 설명하면 다음과 같다.
먼저, 도 1 (ⅰ)은 종래 기술에 따른 반도체 소자를 도시한 것으로 활성영역(14)을 정의하는 소자분리막(13)이 형성된 반도체 기판(10) 상부에 비트라인 콘택홀을 정의하는 층간 절연막(15)이 형성된다. 그리고, 비트라인 콘택홀 내에 폴리실리콘층이 매립되어 형성된 비트라인 콘택플러그(20)가 구비된다.
비트라인 콘택플러그(20) 상부에 비트라인 콘택플러그(20)와 접속되는 비트라인(45)이 구비된다. 비트라인(45)은 배리어 메탈층(25), 비트라인 도전층(35) 및 하드마스크층(40)의 적층구조로 구성된다. 이때, 비트라인 콘택플러그(20) 상측과 비트라인(45) 하측의 선폭은 동일하게 형성되도록 하는 것이 바람직하다.
그러나, 공정 변동에 의해 비트라인(45) 하측의 선폭이 비트라인 콘택플러그(20) 상측의 선폭보다 작아지는 곳이 발생할 수 있다. 이러한 경우 도 1 (ⅱ)의 'A'와 같이 비트라인 콘택플러그(20)의 폴리실리콘층이 손상되는 불량이 발생하게 된다. 폴리실리콘층은 식각 선택비가 높기 때문에 조금만 노출되더라도 식각되는 부분이 커지게 된다.
이와 같이 비트라인(45)의 선폭이 작아졌을 때 비트라인 콘택플러그(20)를 보호할 수 있는 배리어층이 없으므로 비트라인(45) 식각 시 비트라인(45)에 의해 노출된 비트라인 콘택플러그(20) 상부가 식각되어 저항성 불량이 발생하는 문제점이 있다.
본 발명은 비트라인의 구조를 변형시켜 소자의 특성을 향상시키는 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 층간 절연막 패턴과, 층간 절연막 패턴 사이의 상기 반도체 기판 상부에 형성되며, 상기 층간 절연막 패턴 상측보다 낮게 위치한 비트라인 콘택플러그 및 비트라인 콘택플러그 상부에 형성된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 비트라인 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하고, 층간 절연막 패턴은 질화막을 포함하는 것을 특징으로 한다.
또한, 비트라인은 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 적층구조인 것을 특징으로 하며, 배리어 메탈층은 상기 비트라인 콘택플러그 상부 및 상기 층간 절연막 패턴 측면에 형성되며, 배리어 메탈층은 티타늄, 티타늄질화막, 텅스텐 질화막, 텅스텐 실리콘질화막 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 한다.
나아가, 비트라인 도전층은 텅스텐을 포함하는 것을 특징으로 하고, 비트라인을 포함하는 상기 층간 절연막 전체 표면에 스페이서 절연막을 더 포함하는 것을 특징으로 한다.
또한, 비트라인의 선폭은 상기 비트라인 콘택 플러그 상측의 선폭과 동일하게 형성될 수 있고, 비트라인의 선폭이 상기 비트라인 콘택플러그 상측의 선폭보다 작은 경우, 상기 비트라인 콘택플러그 상부는 상기 배리어 메탈층 또는 비트라인 도전층으로 덮혀있는 것을 특징으로 한다.
본원발명은 공정 변동에 의해 비트라인의 선폭이 작아지더라도 비트라인 콘택플러그의 폴리실리콘층을 보호할 수 있어 비트라인 콘택플러그의 손상에 의한 저항성 불량을 방지할 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
먼저, 도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2 (ⅰ)를 참조하면, 활성영역(104)을 정의하는 소자분리막(103)이 형성된 반도체 기판(100) 내에 매립형 게이트 구조물(미도시)이 구비된다. 그리고, 매립형 게이트 구조물(미도시)을 포함하는 반도체 기판(100) 전체 상부에 비트라인 콘택홀을 정의하는 층간 절연막(105)이 형성된다. 층간 절연막(105)은 질화막을 포함할 수 있다. 비트라인 콘택홀 내에 폴리실리콘층이 매립되어 형성된 비트라인 콘택플러그(110)가 구비된다. 이때, 비트라인 콘택플러그(110) 상측의 높이는 층간 절연막(105)의 상측보다 낮게 위치하도록 하는 것이 바람직하다.
그리고, 비트라인 콘택플러그(110) 상부에 비트라인 콘택플러그(110)와 연결되는 비트라인(135)이 구비된다. 비트라인 콘택플러그(110)의 높이가 층간 절연막(105)에 비해 낮게 위치하고 있으므로, 비트라인 콘택플러그(110) 상부에 형성된 비트라인(135)은 낮아진 비트라인 콘택플러그(110)의 높이만큼 리세스된 형태가 된다. 비트라인(135)은 배리어 메탈층(115), 비트라인 도전층(125) 및 하드마스크층(130)의 적층구조로 구성된다.
비트라인(135) 하단의 배리어 메탈층(115)은 비트라인 콘택플러그(110) 상부와 비트라인 콘택플러그(110)에 의해 노출된 층간 절연막(105) 측면을 따라 구비된다. 배리어 메탈층(115)은 티타늄, 티타늄질화막, 텅스텐 질화막, 텅스텐 실리콘질화막 및 이들의 조합 중 어느 하나를 포함할 수 있다. 비트라인 도전층(125)은 전기전도도가 특성이 우수한 텅스텐을 포함하는 것이 바람직하고, 하드마스크층(130)은 질화막을 포함하는 것이 바람직하다.
상술한 바와 같이, 비트라인(135)이 층간 절연막(105) 상측보다 낮게 위치하는 리세스된 비트라인(135) 구조는 도 2 (ⅱ)와 같이 비트라인(135)의 선폭이 작아지더라도 비트라인 콘택플러그(110) 위에 위치하는 배리어 메탈층(115) 또는 비트라인 도전층(125)으로 인해 비트라인 콘택플러그(110)가 노출되어 손상되는 문제점을 방지할 수 있다(도 2 (ⅱ)의 'B' 참조).
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a를 참조하면 반도체 기판(100)을 식각하여 활성영역(104)을 정의하는 소자분리막용 트렌치를 형성한다. 그 다음, 트렌치 내벽에 라이너 산화막(미도시) 및 라이너 질화막(미도시)을 형성한다. 이때, 라이너 산화막(미도시)은 후속 공정으로 진행되는 라이너 질화막(미도시)과의 증착력을 향상시키는 역할을 하며, 라이너질화막(미도시)은 트렌치에 매립될 소자분리용 절연막과의 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 한다.
다음으로, 트렌치를 포함하는 반도체 기판(100) 상부에 소자분리용 절연막을 형성한 후 평탄화 식각공정을 수행하여 소자분리막(103)을 형성한다. 여기서, 소자분리막(103)은 SOD(Spin On Dielectric), HDP(High Density Plasma) 및 이들의 조합중 어느 하나를 포함하는 것이 바람직하다. 여기서, 도시되지는 않았지만 소자분리막(103) 형성 이후 소자분리막(103) 및 활성영역(104)을 식각하여 리세스를 형성하고 리세스에 매립되는 매립형 게이트를 형성하는 공정이 수행되는 것이 바람직하다. 그러나, 본 발명에서는 매립형 게이트의 형성 공정에 대한 설명 및 도면에서 매립형 게이트의 도시는 생략하기로 한다.
그 다음, 반도체 기판(100) 상부에 층간 절연막(105)을 형성하고, 층간 절연막(105) 상부에 비트라인 콘택홀 예정 영역을 노출시키는 마스크 패턴(미도시)을 형성한다. 층간 절연막(105)은 질화막을 포함하는 것이 바람직하다. 마스크 패턴(미도시)을 식각 마스크로 층간 절연막(105)을 식각하여 비트라인 콘택홀을 형성한다. 이후, 마스크 패턴(미도시)을 제거한 후 비트라인 콘택홀을 포함하는 층간 절연막(105) 전체 상부에 폴리실리콘층을 형성한 후 층간 절연막(105)이 노출될때까지 평탄화 공정을 진행하여 비트라인 콘택플러그(110)를 형성한다.
도 3b를 참조하면, 에치-백 공정을 진행하여 비트라인 콘택플러그(110) 상측이 리세스되도록 한다. 이 공정으로 비트라인 콘택플러그(110) 상측이 층간 절연막(105) 상측보다 낮게 위치하게 된다.
도 3c를 참조하면, 리세스된 비트라인 콘택플러그(110)를 포함하는 층간 절연막(105) 표면을 따라 배리어 메탈층(115)을 증착한다. 이후, 배리어 메탈층(115) 상부에 평탄화된 비트라인 도전층(125)을 형성하고, 비트라인 도전층(125) 상부에 하드마스크층(130)을 형성한다. 배리어 메탈층(115)은 티타늄, 티타늄질화막, 텅스텐 질화막, 텅스텐 실리콘질화막 및 이들의 조합 중 어느 하나를 포함할 수 있으며, 비트라인 도전층(125)은 전기전도도가 특성이 우수한 텅스텐을 포함하는 물질로 형성할 수 있다. 또한, 하드마스크층(130)은 질화막을 포함하는 물질로 형성할 수 있다.
도 3d를 참조하면, 하드마스크층(130) 상부에 비트라인을 정의하는 마스크 패턴(미도시)을 형성 후, 마스크 패턴(미도시)을 식각마스크로 하드마스크층(130), 비트라인 도전층(125) 및 배리어 메탈층(115)을 식각하여 비트라인(135)을 형성한다. 이때, 비트라인(135)의 형성을 위한 식각 공정은 비트라인 콘택플러그(110) 양측의 층간 절연막(105)이 노출될때까지 진행하며, 비트라인 콘택플러그(110)와 동일한 선폭을 타겟으로 진행할 수 있다.
한편, 도 3d와 같이 공정 변동에 의해 비트라인(135)의 선폭이 비트라인 콘택플러그(110)의 선폭에 비해 작아지는 경우에는 비트라인 콘택플러그(110) 상부의 배리어 메탈층(115) 또는 비트라인 도전층(125)이 노출된다. 따라서, 비트라인 콘택플러그(110)가 노출되는 것을 방지할 수 있으며, 이에 따라 비트라인 콘택플러그(110)의 폴리실리콘층이 손상되는 것을 방지할 수 있다.
도 3e를 참조하면, 비트라인(135) 및 비트라인 콘택플러그(110)를 포함하는 반도체 기판(100) 표면에 스페이서 절연막(140)을 형성한다. 이때, 스페이서 절연막(140)은 CVD(Chemical Vapor Deposition) 방식으로 증착하며, 질화막을 포함하는 물질로 형성할 수 있다. 이 스페이서 절연막(140)은 후속 공정에서 형성되는 저장전극 콘택플러그와 비트라인 콘택플러그(110)가 브릿지(Bridge)되는 것을 방지할 수 있다.
상술한 바와 같이, 비트라인(135)이 층간 절연막(105) 상측보다 낮게 위치하는 리세스된 비트라인(135) 구조는 도 3d 와 같이 비트라인(135)의 선폭이 작아지더라도 비트라인 콘택플러그(110) 위에 위치하는 배리어 메탈층(115) 또는 비트라인 도전층(125)으로 인해 비트라인 콘택플러그(110)가 노출되어 손상되는 문제점을 방지할 수 있다.
100 : 반도체 기판 103 : 소자분리막
104 : 활성영역 105 : 층간 절연막
110 : 비트라인 콘택플러그 115 : 배리어 메탈층
125 : 비트라인 도전층 130 : 하드마스크층
135 : 비트라인 140 : 스페이서 절연막

Claims (10)

  1. 반도체 기판 상부에 형성된 층간 절연막 패턴;
    상기 층간 절연막 패턴 사이의 상기 반도체 기판 상부에 형성되며, 상기 층간 절연막 패턴 상측보다 낮게 위치한 비트라인 콘택플러그; 및
    상기 비트라인 콘택플러그 상부에 형성된 비트라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 비트라인 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 층간 절연막 패턴은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 비트라인은 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 적층구조인 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 배리어 메탈층은 상기 비트라인 콘택플러그 상부 및 상기 층간 절연막 패턴 측면에 형성된 것을 특징으로 하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 배리어 메탈층은 티타늄, 티타늄질화막, 텅스텐 질화막, 텅스텐 실리콘질화막 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 4에 있어서,
    상기 비트라인 도전층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 비트라인을 포함하는 상기 층간 절연막 전체 표면에 스페이서 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 비트라인의 선폭은 상기 비트라인 콘택 플러그 상측의 선폭과 동일한 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 비트라인의 선폭이 상기 비트라인 콘택플러그 상측의 선폭보다 작은 경우, 상기 비트라인 콘택플러그 상부는 상기 배리어 메탈층 또는 비트라인 도전층으로 덮혀있는 것을 특징으로 하는 반도체 소자.
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