KR20090022680A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 자기정렬콘택 폐일(Self Aligned Contact fail)을 방지하고 콘택 오픈 마진(contact open margin)을 향상시키기 위한 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판의 셀 영역 및 페리 영역상에 게이트를 형성하는 단계와, 셀 영역 및 페리 영역상에 표면 굴곡을 따라서 제 1 절연막을 형성하는 단계와, 셀 영역의 제 1 절연막상에 희생막을 형성하는 단계와, 셀 영역 및 페리 영역상에 표면 굴곡을 따라서 제 2 절연막을 형성하는 단계와, 셀 영역의 제 2 절연막 및 희생막을 제거하는 단계와, 제 1, 제 2 절연막을 전면식각하여 셀 영역의 게이트 양측면에 제 1 스페이서를 형성하고 페리 영역의 게이트 양측면에 제 1 스페이서보다 두꺼운 제 2 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
SAC 폐일, 콘택 오픈 마진, 스페이서

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 특히 콘택(contact) 공정을 수반하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자, 특히 디램(DRAM) 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 40nm 이하에서는 셀(cell) 영역의 랜딩 플러그 콘택(Landing Plug Contact, LPC)뿐만 아니라 페리(peri) 영역의 비트라인 콘택(bitline contact)도 자기정렬콘택(Self Aligned Contact, 이하, 'SAC'라 함) 식각 공정을 통해 형성하고 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10)의 셀 영역(CELL) 및 페리 영역(PREI)상에 게이트 절연막(11)과 게이트 전극(12) 및 하드마스크막(13)의 순으로 적층된 게이트를 형 성하고, 게이트를 포함한 전면에 절연막을 형성하고 전면 식각하여 게이트 양측면에 스페이서(14)를 형성한다.
이후, 도시하지 않았지만 게이트 및 스페이서(14)를 포함한 전면에 층간절연막을 형성하고, SAC 식각 공정으로 셀 영역(CELL)의 층간절연막에 게이트 사이의 기판(10)을 노출하는 랜딩 플러그 콘택홀(Landing Plug Contact hole)을 형성하고, 랜딩 플러그 콘택홀이 매립되도록 전면에 도전막을 형성하고 전면 식각하여 랜딩 플러그 콘택홀 내부에 고립되는 랜딩 플러그 콘택을 형성한다.
그 다음, 셀 영역(CELL) 및 페리 영역(PERI)상에 다시 층간절연막을 형성하고, SAC 식각 공정으로 페리 영역(PERI)의 층간절연막들에 게이트 사이의 기판(10)을 노출하는 비트라인 콘택홀을 형성한 다음, 비트라인 콘택홀이 매립되도록 전면에 도전막을 형성하고 전면식각하여 비트라인 콘택을 형성한다.
페리 영역(PERI)에 비트라인 콘택홀(20) 형성을 위한 SAC 식각 공정시 게이트 사이의 두꺼운 층간절연막들을 제거하기 위해서는 과도 식각(over etch)을 진행해야 하며, 이 과정에서 도 2a의 A 부분에 도시된 바와 같이, 하드마스크막(13)의 숄더 부분 및 스페이서(14)에 어택(attact)이 발생되어, 게이트와 비트라인 콘택홀(20)에 매립되는 비트라인 콘택(미도시)이 브릿지(birdge)되는 SAC 폐일(fail)이 유발된다.
스페이서(14)의 증착 두께를 증가시키면 상기 SAC 폐일을 방지할 수 있으나, 스페이서(14)의 증착 두께를 증가시킬 경우 도 2b에 도시된 바와 같이, 페리 영역(PERI)뿐만 아니라 셀 영역(CELL)에도 스페이서(14)가 두껍게 형성되는데, 셀 영 역(CELL)은 페리 영역(PERI)에 비해 게이트간 간격이 좁은 바, 셀 영역(CELL)에 랜딩 플러그 콘택홀(19) 형성시 두꺼운 스페이서(14)로 인해 콘택 오픈 마진(contact open margin)을 확보할 수 없게 되며 심한 경우에는 콘택 낫 오픈 폐일(contact not open fail)이 유발된다(B 부분 참조).
도 2a 및 도 2b에서, 미설명된 도면부호 15, 17은 층간절연막을 나타내고, 16 및 18은 각각 랜딩 플러그 콘택홀(19) 및 비트라인 콘택홀(20)을 정의하기 위한 마스크 패턴을 나타낸다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 페리 영역의 콘택홀 식각시 SAC 폐일을 방지할 수 있고 셀 영역의 콘택홀 식각시 콘택 오픈 마진을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 영역 및 페리 영역이 정의된 기판과, 상기 셀 영역 및 상기 페리 영역상에 형성된 게이트와, 상기 셀 영역의 상기 게이트 양측면에 부착된 제 1 스페이서와, 상기 페리 영역의 상기 게이트 양측면에 부착된 제 2 스페이서를 포함하며, 상기 제 2 스페이서를 상기 제 1 스페이서보다 두껍게 구성하는 반도체 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판의 셀 영역 및 페리 영역상에 게이트를 형성하는 단계와, 상기 셀 영역 및 상기 페리 영역상에 표면 굴곡을 따라서 제 1 절연막을 형성하는 단계와, 상기 셀 영역의 상기 제 1 절연막상에 희생막을 형성하는 단계와, 상기 셀 영역 및 상기 페리 영역상에 표면 굴곡을 따라서 제 2 절연막을 형성하는 단계와, 상기 셀 영역의 상기 제 2 절연막 및 상기 희생막을 제거하는 단계와, 상기 제 1, 제 2 절연막을 전면식각하여 상기 셀 영역의 상기 게이트 양측면에 제 1 스페이서를 형성하고 상기 페리 영역의 상기 게 이트 양측면에 상기 제 1 스페이서보다 두꺼운 제 2 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 페리 영역의 게이트 스페이서를 두껍게, 셀 영역의 게이트 스페이서를 얇게 형성할 수 있으므로, 페리 영역의 콘택 식각시 SAC 폐일을 방지할 수 있고, 셀 영역의 콘택 식각시 콘택 오픈 마진을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 기판(30)의 셀 영역(CELL) 및 페리 영역(PERI)상에 게이트를 형성한다. 게이트는 게이트 절연막(31)과 게이트 전극(32)과 하드마스크막(33)가 순차적으로 적층된 구조로 형성할 수 있다.
셀 영역(CELL)에 형성되는 게이트는 그 폭이 좁고 인접 게이트와의 간격도 좁은 반면, 페리 영역(PERI)에 형성되는 게이트는 그 폭이 넓은 뿐만 아니라 인접 게이트와의 간격도 넓다.
한편, 도시하지 않았지만 기판(30)에는 소자분리막이 형성되어, 기판(30)을 액티브 영역(active region) 및 필드 영역(field region)으로 구분 정의하고 있다.
이어서, 게이트를 포함한 셀 영역(CELL) 및 페리 영역(PERI)상에 표면 굴곡을 따라서 제 1 절연막(34)을 형성하고, 제 1 절연막(34)상에 게이트 사이의 공간이 채워지도록 충분히 두꺼운 두께로 희생막(35)을 형성한다.
제 1 절연막(34)은 질화막으로 형성할 수 있다. 제 1 절연막(34)은 얇은 두께로 증착 가능하고 스텝 커버리지(step coverage)가 우수한 열질화막(thermal nitride, Si3N4)으로 형성함이 바람직하다.
희생막(35)은 산화막으로 형성할 수 있다.
이후 셀 영역(CELL)에 형성되는 제 2 절연막(37, 도 3c 참조)을 제거하기 위한 습식 식각 공정시(도 3d 참조) 제 2 절연막(37)이 보다 용이하게 제거될 수 있 도록 하기 위해서는 희생막(35)이 평탄한 표면 프로파일(profile)을 갖는 것이 좋으며, 희생막(35)은 후속 공정을 통해 모두 제거해야 하므로 제거가 용이한 물질로 형성하는 것이 좋다. 이러한 이유로, 희생막(35)은 갭필(gap fill) 특성이 우수하고 습식 캐미컬(wet chemical)로 제거가 용이한 BPSG(Boro-Phopho-Silica-Glass), SOD(Spin On Dielectric), APL(Advanced Planarization Layer) 중 어느 하나 또는 둘 이상을 이용하여 형성함이 바람직하다.
한편, 게이트 사이의 좁은 공간을 효과적으로 채울 수 있도록 하기 위하여 희생막(35)을 형성한 후에 어닐(anneal) 공정을 더 실시할 수도 있으며, 희생막(35)의 평탄도를 높이기 위해 평탄화 공정을 더 실시할 수도 있다.
평탄화 공정을 실시하면, 희생막(35)의 평탄도가 향상되어 후속 제 2 절연막(37) 제거 공정시 제 2 절연막(37)을 보다 용이하게 제거할 수 있다.
이어서, 도 3b에 도시된 바와 같이, 페리 영역(PERI)을 오픈하는 페리 오픈 마스크(peri open mask, 36)를 형성하고, 페리 오픈 마스크(36)를 마스크로 페리 영역(PERI)에 형성된 희생막(35)을 제거한다.
희생막(35)은 습식 식각 공정을 이용하여 제거할 수 있으며, 식각액으로는 BOE(Buffer Oxide Etchant) 및 HF 중 어느 하나 이상을 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 페리 오픈 마스크(36)를 제거한 후, 셀 영역(CELL) 및 페리 영역(PERI)상에 표면 굴곡을 따라서 제 2 절연막(37)을 형성한다.
제 2 절연막(37)은 질화막으로 형성할 수 있다. 제 2 절연막(37)은 얇은 두 께로 증착 가능하고 스텝 커버리지(step coverage)가 우수한 열질화막(thermal nitride, Si3N4)으로 형성함이 바람직하다.
제 2 절연막(37)은 페리 영역(PERI)에서는 제 1 절연막(34)의 표면 굴곡을 따라 변화되는 높이를 갖고 형성되는 반면, 셀 영역(CELL)에서는 희생막(35)의 평탄한 표면을 따라서 평탄하게 형성된다.
이어서, 도 3d에 도시된 바와 같이, 셀 영역(CELL)을 오픈하는 셀 오픈 마스크(cell open mask, 38)를 형성하고, 셀 오픈 마스크(38)를 마스크로 셀 영역(CELL)의 제 2 절연막(37)과 희생막(35)을 순차적으로 제거한다.
제 2 절연막(37)은 핫 인산(H2SO4) 용액을 이용한 습식 식각 공정으로 제거할 수 있다. 핫 인산 용액은 질화막으로 된 제 2 절연막(37)만을 선택적으로 제거하고 산화막으로 된 희생막(35)에는 영향을 미치지 않는다.
희생막(35)은 BOE 또는 HF를 이용한 습식 식각 공정으로 제거할 수 있다. 이때, 제 1 절연막(34)은 희생막(35) 제거시 사용되는 식각액이 하부로 침투하는 것을 방지하여 식각액에 의한 소자분리막의 어택을 방지한다.
이상의 공정을 통해, 셀 영역(CELL)에는 제 1 절연막(34)의 단일막이 형성되고, 페리 영역(PERI)에는 제 1 절연막(34) 및 제 2 절연막(37)의 이중막이 형성된다.
이어서, 도 3e에 도시된 바와 같이, 셀 오픈 마스크(38)를 제거한 후, 제 1, 제 2 절연막(34, 37)을 전면식각하여 셀 영역(CELL)의 게이트 양측면에는 제 1 절 연막(34)으로 이루어진 제 1 스페이서(39A)를 형성하고, 페리 영역(PERI)의 게이트 양측면에는 제 1, 제 2 절연막(34, 37)으로 이루어진 제 2 스페이서(39B)를 형성한다.
본 발명에 의하면, 셀 영역(CELL)에는 얇은 두께의 제 1 스페이서(39A)가 형성되고 페리 영역(PERI)에는 두꺼운 두께의 제 2 스페이서(39B)가 형성되므로, 이후 셀 영역(CELL)에 랜딩 플러그 콘택홀 식각시 콘택 오픈 마진을 향상시킬 수 있으며 페리 영역(PERI)에 비트라인 콘택홀 형성을 위한 SAC 식각 공정시 SAC 폐일(fail)을 방지할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래 기술의 문제점을 설명하기 위한 단면도들.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31 : 게이트 절연막
32 : 게이트 전극
33 : 하드마스크막
34, 37 : 제 1, 제 2 절연막
35 : 희생막
36 : 페리 오픈 마스크
38 : 셀 오픈 마스크
39A, 39B : 제 1, 제 2 스페이서

Claims (11)

  1. 셀 영역 및 페리 영역이 정의된 기판;
    상기 셀 영역 및 상기 페리 영역상에 형성된 게이트;
    상기 셀 영역의 상기 게이트 양측면에 부착된 제 1 스페이서;
    상기 페리 영역의 상기 게이트 양측면에 부착된 제 2 스페이서를 포함하며,
    상기 제 2 스페이서를 상기 제 1 스페이서보다 두껍게 구성하는 반도체 소자.
  2. 기판의 셀 영역 및 페리 영역상에 게이트를 형성하는 단계;
    상기 셀 영역 및 상기 페리 영역상에 표면 굴곡을 따라서 제 1 절연막을 형성하는 단계;
    상기 셀 영역의 상기 제 1 절연막상에 희생막을 형성하는 단계;
    상기 셀 영역 및 상기 페리 영역상에 표면 굴곡을 따라서 제 2 절연막을 형성하는 단계;
    상기 셀 영역의 상기 제 2 절연막 및 상기 희생막을 제거하는 단계;
    상기 제 1, 제 2 절연막을 전면식각하여 상기 셀 영역의 상기 게이트 양측면에 제 1 스페이서를 형성하고 상기 페리 영역의 상기 게이트 양측면에 상기 제 1 스페이서보다 두꺼운 제 2 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 제 1, 제 2 절연막을 질화막으로 형성하고, 상기 희생막을 산화막으로 형성하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 질화막으로 열질화막을 사용하는 반도체 소자의 제조방법.
  5. 제 3항에 있어서,
    상기 산화막으로 BPSG, SOD, APL 중 어느 하나 또는 둘 이상을 사용하는 반도체 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 희생막을 상기 게이트 사이의 공간이 채워지도록 형성하는 반도체 소자의 제조방법.
  7. 제 2항에 있어서,
    상기 희생막을 형성한 후에 어닐 공정을 더 실시하는 반도체 소자의 제조방법.
  8. 제 2항에 있어서,
    상기 희생막을 형성한 후에 상기 희생막을 평탄화시키는 공정을 더 실시하는 반도체 소자의 제조방법.
  9. 제 2항에 있어서,
    상기 셀 영역의 제 2 절연막 및 상기 희생막 제거시 습식 식각 공정을 사용하는 반도체 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 제 2 절연막 제거시 식각액으로 핫 인산 용액을 사용하는 반도체 소자의 제조방법.
  11. 제 9항에 있어서,
    상기 희생막 제거시 식각액으로 BOE, HF 중 어느 하나 이상을 사용하는 반도체 소자의 제조방법.
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