KR20080028591A - 반도체 소자의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 고집적화에 따른 소자 패턴의 종횡비 증가로 인해 패턴 폭이 상부에서 하부로 갈수록 점차 좁아짐에 따라 발생하는 반도체 소자의 컨택 저항 증가를 개선하고, 전체적으로 상기 반도체 소자의 콘택홀 폭을 증가시킴에 따라 콘택홀을 매립하는 컨택 플러그 상부에 형성되는 도전패턴 간의 브릿지 발생을 방지할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막의 일부를 식각하여 상기 식각정지막의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 콘택홀의 바닥부 폭이 증가되도록 상기 스페이서를 식각 장벽층으로 하여 상기 제1 층간절연막을 습식식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다.

스토리지노드 콘택홀, 질화막 스페이서, 습식식각, 바닥부 폭, 컨택 저항

Description

반도체 소자의 콘택홀 형성방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 DRAM 소자를 도시한 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 공정 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 기판 11, 111 : 소자분리막

12, 112 : 게이트 산화막 13, 113 : 폴리실리콘막

14, 114 : 텅스텐 실리사이드막 15, 115 : 게이트 하드마스크

17, 117 : 게이트 전극 18, 118 : 스페이서

19, 119 : 랜딩 플러그 120 : 제2 층간절연막

121 : 식각정지막 122 : 제3 층간절연막

123 : 하드마스크 124 : 마스크 패턴

23, 125, 130 : 스토리지노드 콘택홀

127 : 질화막 스페이서 128 : 습식식각공정

본 발명은 반도체 소자의 제조기술에 관한 것으로, 특히 디램(DRAM) 소자의 스토리지노드 컨택 플러그가 형성될 영역을 정의하기 위한 스토리지노드 콘택홀 형성방법에 관한 것이다.

일반적으로, 반도체 메모리 소자로는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 DRAM(Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. 최근에는, 이러한 DRAM 소자의 고집적화에 따라 단위 셀의 크기가 감소하면서 소자의 패턴 사이즈(pattern size)는 감소하고 그 종횡비(aspect ratio)는 증가하게 되었다. 이와 같은 소자 패턴의 종횡비 증가는 반도체 소자 제조시 여러 가지 문제점을 유발하고 있는 실정이다. 이하에서는, 도면을 참조하여 DRAM 소자의 고집적화에 따른 종횡비 증가로 인해 발생되는 문제를 일례적으로 설명하기로 한다.

도 1은 종래기술에 따른 DRAM 소자를 도시한 단면도이다. 도 1을 참조하면, DRAM 소자를 구성하는 캐패시터를 기판(10)과 전기적으로 연결하기 위한 스토리지노드 컨택 플러그가 형성될 영역을 정의하는 스토리지노드 콘택홀(23)이 상·하부에서 서로 다른 폭(D₁, D₂)을 갖고 형성됨을 알 수 있다. 즉, DRAM 소자의 고집적화에 따라 소자 패턴의 종횡비가 증가하면서 스토리지노드 콘택홀(23)의 종횡비 또한 증가하게 되었는데, 이러한 종횡비가 큰 스토리지노드 콘택홀(23)을 형성하다 보면 상부에서 하부로 갈수록 그 폭이 점차 감소됨(D₁>D₂)을 알 수 있다.

이렇듯, 스토리지노드 콘택홀(23)이 상부에서 하부로 갈수록 그 폭이 점차 감소하다 보면, 스토리지노드 콘택홀(23)을 매립하여 형성되는 스토리지노드 컨택 플러그의 하부(바닥부) 면적이 감소하므로 스토리지노드 컨택 플러그 하부에서 컨택 저항(Rc)이 현저히 증가하는 문제가 발생한다. 또한, 이러한 문제를 해결하기 위해 스토리지노드 콘택홀(23) 형성을 위한 마스크 패턴의 임계치수(DICD, DIrect Critical Dimension)를 증가시키다 보면 스토리지노드 콘택홀(23)의 상부 폭이 그만큼 더욱 증가하게 되므로 이웃하는 스토리지노드(캐패시터의 하부전극) 간 브릿지(bridge)를 유발할 수 있다. 이는, 스토리지노드 컨택 플러그와 스토리지노드 컨택 플러그 상부에 형성되는 스토리지노드 간에 오정렬(mis-align)이 발생하는 경우에 충분히 발생될 수 있는 사안이다.

참고로, 스토리지노드 콘택홀(23)은 복수의 워드라인용 게이트 전극(17) 사이의 일부를 매립하면서 기판(10)과 전기적으로 연결되는 랜딩 플러그(19)의 일부를 노출시키도록 복수의 층간절연막(20, 21) 내에 형성된다. 통상, 게이트 전극(17)은 게이트 산화막(12), 폴리실리콘막(13), 텅스텐 실리사이드막(14) 및 게이트 하드마스크(15)가 순차적으로 적층된 적층 구조를 갖고, 그 양측벽에서는 스페이서(18)가 구비된다. 이때, 미설명된 도면부호 '11'은 소자분리막이다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 고집적화에 따른 소자 패턴의 종횡비 증가로 인해 패턴 폭이 상부에서 하부로 갈수록 점차 좁아짐에 따라 발생하는 반도체 소자의 컨택 저항 증가를 개선할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 전체적으로 상기 반도체 소자의 콘택홀 폭을 증가시킴에 따라 콘택홀을 매립하는 컨택 플러그 상부에 형성되는 도전패턴 간의 브릿지 발생을 방지할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 다른 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막의 일부를 식각하여 상기 식각정지막의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 콘택홀의 바닥부 폭이 증가되도록 상기 스페이서를 식각 장벽층으로 하여 상기 제1 층간절연막을 습식식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다.

본 발명은 반도체 소자의 고집적화에 따라 소자 패턴의 종횡비가 증가하면서 반도체 소자의 컨택 플러그가 상부에서 하부로 갈수록 좁아짐에 따라 컨택 플러그의 컨택 저항이 증가하는 것을 방지하기 위하여, 컨택 플러그가 형성될 영역을 정의하기 위한 콘택홀 형성시 콘택홀의 내측벽에 형성된 질화막 스페이서를 마스크로 습식식각공정을 실시하여 스페이서 저부로 노출된 산화막 계열의 층간절연막을 식각한다. 이를 통해, 콘택홀의 바닥부 폭을 선택적으로 증가시켜 컨택 플러그의 컨택 저항을 개선시킬 수 있다. 이는, 습식식각이 식각 특성상 수평 방향으로의 식각 특성이 우수하기 때문에 가능하다. 또한, 이러한 습식식각시에는 콘택홀의 상부 폭은 그대로 유지되기 때문에 컨택 플러그 상부에 형성되는 도전패턴 간 브릿지를 방지할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 반도체 소자의 캐패시터와 기판을 전기적으로 연결하기 위한 스토리지노드 컨택 플러그를 정의하는 스토리지노드 콘택홀 형성방법에 대해 설명하기로 한다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110)에 웰(well) 이온주입공정 및 문턱전압 조절용 이온주입공정을 실시하여 기판(110) 내에 복수의 웰 영역(미도시)을 형성한다.

이어서, 소자 간 분리를 위해 LOCOS(LOCal Oxidation of Silicon) 공정 및/또는 STI(Shallow Trench Isolation) 공정을 이용하여 복수의 소자분리막(111)을 형성한다.

이어서, 기판(110) 상에 게이트 산화막(112), 폴리실리콘막(113), 텅스텐 실리사이드막(114) 및 게이트 하드마스크(115)가 순차적으로 적층된 적층 구조의 게이트 전극(117, 워드라인)을 형성한 후, 그 양 측벽에 스페이서(118)를 형성한다. 그런 다음, 고농도 이온주입공정을 실시하여 게이트 전극(117)의 양측으로 노출되는 기판(110) 내에 일정 깊이로 소스 및 드레인 영역(미도시)을 형성한다. 이로써, 단위 셀을 구성하는 트랜지스터가 완성된다.

이어서, 트랜지스터를 포함하는 전체 구조 상부를 덮도록 제1 층간절연막(미도시)을 형성한 후, 제1 층간절연막의 일부를 식각하여 제1 층간절연막 내에 콘택홀(미도시)을 형성한다. 그 후, 상기 콘택홀이 매립되도록 도전물질을 증착하여 랜딩 플러그(119)를 형성한다.

이어서, 랜딩 플러그(119)를 포함한 제1 층간절연막 상부에 비트라인(미도시)을 형성한다. 이후, 비트라인 상부 전면에 제2 층간절연막(120)을 증착한다. 이때, 제2 층간절연막(120)은 제1 층간절연막과 동일한 산화막 계열의 물질로 형성한다.

이어서, 제2 층간절연막(120) 상에 식각정지막(121)을 형성한다. 예컨대, 식각정지막(121)은 후속 형성될 산화막 계열의 층간절연막과 식각선택비를 갖도록 질화막 계열의 물질로 형성한다. 바람직하게는, 실리콘 질화막(Si₃N₄)으로 형성한다. 이때, 식각정지막(121)은 후속으로 진행될 스페이서 질화막 형성을 위한 전면식각공정시 제거가 용이하도록 비교적 얇게, 바람직하게는 300Å 정도의 두께로 형성한다.

이어서, 도 2b에 도시된 바와 같이, 식각정지막(121) 상에 산화막 계열의 제3 층간절연막(122)을 증착한 후, 제3 층간절연막(122) 상에 하드마스크(123)를 증착한다. 이때, 하드마스크(123)는 질화막 계열의 물질로 형성한다. 바람직하게는, 하드마스크(123)는 후속공정인 습식식각공정시 제3 층간절연막(122)의 손실을 방지하기 위해 스텝 커버리지(step coverage)가 우수하고 막질이 치밀한 실리콘 질화막(Si₃N₄)으로 형성한다.

이어서, 하드마스크(123) 상에 소정의 마스크 패턴(124)을 형성한다. 예컨대, 하드마스크(123) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 마스크 패턴(124)을 형성한다.

이어서, 마스크 패턴(124)을 마스크로 이용한 자기정렬(SAC, Self Aligned Contect) 식각공정을 실시하여 제3 층간절연막(122) 내에 스토리지노드 콘택홀(125)을 형성한다. 이러한 자기정렬 식각공정시에는 산화막 계열의 물질은 식각이 잘 이루어지면서 질화막 계열의 물질은 식각이 잘 이루어지지 않는 자기정렬 식 각가스를 이용하므로 질화막으로 이루어진 식각정지막(121)의 손실을 최소화할 수 있다. 바람직하게, 자기정렬 식각가스로는 C₅F₈, C₄F₈, C₄F₆ 및 CH₂F₂로 이루어진 일군에서 선택된 어느 하나의 가스 또는 이들의 조합가스를 이용한다.

이어서, 도 2c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 마스크 패턴(124, 도 2b 참조)을 제거한다.

이어서, 스토리지노드 콘택홀(125)을 포함한 하드마스크(123) 상부면 단차를 따라 스페이서용 절연막으로 질화막을 증착한 후, 전면식각공정(etch back)을 실시하여 스토리지노드 콘택홀(125)의 내측벽에 각각 스페이서 질화막(127)을 형성한다. 이러한 전면식각공정시에는 스페이서 질화막(127)으로 인해 노출된 영역의 식각정지막(121) 또한 함께 제거된다. 이는, 식각정지막(121)이 스페이서 질화막(127)과 동일한 질화막 계열의 물질로 이루어져 있기 때문이다. 또한, 전면식각공정시에는 질화막 계열의 물질로 이루어진 하드마스크(123) 또한 일정 두께 식각될 수 있다.

이어서, 도 2d에 도시된 바와 같이, 습식식각공정(128)을 실시하여 스페이서 질화막(127) 사이로 노출된 제2 층간절연막(120)을 수평(lateral) 방향으로 식각한다. 이때, 습식식각공정(128)은 식각특성상 수평한 방향으로의 식각 특성이 우수하여 최종 스토리지노드 콘택홀(130) 바닥부의 폭(D₄)을 선택적으로 증가시켜줄 수 있다. 따라서, 스토리지노드 콘택홀(130)을 매립하는 스토리지노드 컨택 플러그(미도시)의 컨택 저항을 감소시킬 수 있다.

또한, 본 발명의 실시예에 따르면 스토리지노드 콘택홀(130)의 상부 폭에는 변화를 주지 않고 바닥부의 폭(D₄)을 선택적으로 증가시킬 수 있다. 이를 통해, 스토리지노드 콘택홀(130)에 매립되는 스토리지노드 컨택 상부에 형성되는 스토리지노드 간 브릿지를 방지할 수 있다.

바람직하게, 습식식각공정(128)시에는 게이트 전극(117)을 구성하는 게이트 하드마스크(115) 및 랜딩 플러그(119)가 손실되지 않도록 산화막을 선택적으로 식각할 수 있는 BOE(Buffered Oxide Etchant)를 이용한다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 컨택 플러그가 형성될 영역을 정의하기 위한 콘택홀 형성시 콘택홀의 내측벽에 층간절연막과 식각선택비를 갖는 스페이서를 형성하고, 이를 마스크로 습식식각공정을 실시하여 스페이서 저부로 노출된 층간절연막을 식각하여 콘택홀의 바닥부 폭을 선택적으로 증가시켜 콘택홀을 매립하는 컨택 플러그의 컨택 저항을 개선시킬 수 있다.

또한, 본 발명에 의하면 습식식각공정을 통해 콘택홀의 상부 폭은 그대로 유 지하면서 하부 폭만을 선택적으로 증가시킬 수 있어 컨택 플러그 상부에 형성되는 도전패턴이 컨택 플러그와 오정렬되는 경우 이웃하는 도전패턴 간 브릿지(bridge)를 방지할 수 있다.

Claims (9)

1. 기판 상부에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막 상에 식각정지막을 형성하는 단계;

   상기 식각정지막 상에 제2 층간절연막을 형성하는 단계;

   상기 제2 층간절연막의 일부를 식각하여 상기 식각정지막의 일부를 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀의 내측벽에 각각 스페이서를 형성하는 단계; 및

   상기 콘택홀의 바닥부 폭이 증가되도록 상기 스페이서를 식각 장벽층으로 하여 상기 제1 층간절연막을 습식식각하는 단계

   를 포함하는 반도체 소자의 콘택홀 형성방법.
2. 제 1 항에 있어서,

   상기 스페이서를 형성하는 단계는,

   상기 콘택홀을 포함한 상기 제2 층간절연막 상부면 단차를 따라 스페이서용 절연막을 증착하는 단계; 및

   건식식각공정을 실시하여 상기 스페이서용 절연막을 식각하는 단계

   를 포함하는 반도체 소자의 콘택홀 형성방법.
3. 제 2 항에 있어서,

   상기 식각정지막 및 상기 스페이서는 질화막 계열의 물질로 형성하는 반도체 소자의 콘택홀 형성방법.
4. 제 3 항에 있어서,

   상기 건식식각공정시에는 상기 스페이서로 인해 노출된 영역의 식각정지막이 함께 식각되는 반도체 소자의 콘택홀 형성방법.
5. 제 4 항에 있어서,

   상기 제2 층간절연막을 형성한 후,

   상기 건식식각공정시 상기 제2 층간절연막을 보호하도록 상기 제2 층간절연막 상에 질화막 계열의 하드마스크를 형성하는 단계를 더 포함하는 반도체 소자의 콘택홀 형성방법.
6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,

   상기 콘택홀을 형성하는 단계는,

   C₅F₈, C₄F₈, C₄F₆ 및 CH₂F₂로 이루어진 일군에서 선택된 어느 하나의 식각가스 또는 이들의 조합가스를 이용한 식각공정을 실시하여 이루어지는 반도체 소자의 콘택홀 형성방법.
7. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,

   상기 제1 층간절연막을 형성하기 전,

   상기 기판 상에 상기 기판과 전기적으로 연결되는 복수의 도전성 컨택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 콘택홀 형성방법.
8. 제 7 항에 있어서,

   상기 제1 층간절연막을 습식식각하는 단계는,

   상기 컨택 플러그가 노출되도록 실시하는 반도체 소자의 콘택홀 형성방법.
9. 제 8 항에 있어서,

   상기 제1 층간절연막의 습식식각시에는 BOE 용액을 이용하는 반도체 소자의 콘택홀 형성방법.

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