KR20100010738A - 플래시 메모리 장치 및 그 제조방법 - Google Patents

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안정현
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Abstract

본 발명은 드레인 선택 라인 사이에 층간절연막을 갭필(gap-fill)할 때 발생하는 보이드(void)를 억제하여 보이드에 기인하여 발생하는 드레인 콘택간 브릿지(bridge)를 방지하기 위한 플래시 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 돌출부를 갖는 기판과, 기판 돌출부의 일부분에 형성되는 드레인 영역과, 기판의 돌출부에 형성되며 서로 이웃하여 드레인 영역을 공유하는 드레인 선택 트랜지스터들과, 기판의 비돌출부에 형성되는 메모리 셀들을 포함하며, 메모리 셀의 워드라인을 기판의 비돌출부상에 적층된 제 1 게이트 절연막과 플로팅 게이트용 도전막과 유전체막과 컨트롤 게이트용 도전막으로 구성하고, 드레인 선택 트랜지스터의 드레인 선택 라인을 기판의 돌출부상에 적층된 제 2 게이트 절연막과 상기 컨트롤 게이트용 도전막으로 구성하는 플래시 메모리 장치를 제공한다.
드레인 선택 라인, 갭필 마진, 보이드, 브릿지

Description

플래시 메모리 장치 및 그 제조방법{FLASH MEMORY DEVICE AND FABRICATING METHOD THE SAME}
본 발명은 반도체 기술에 관한 것으로, 특히, 플래시 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치가 집적화됨에 따라 데이터 저장고의 가장 작은 단위인 셀(cell) 사이즈가 작아지고 있다. 이는 트랜지스터(transistor) 사이즈뿐만 아니라 트랜지스터 사이의 스페이스(space)가 작아짐을 의미하는데, 트랜지스터간 스페이스가 작아지면 발생할 수 있는 문제가 바로 갭필 마진(gap fill margin)이 부족해 진다는 것이다.
트랜지스터 사이에는 절연막을 증착하여 트랜지스터간 브릿지(bridge) 및 전기적인 상호작용(electrical interaction)을 방지하는데, 트랜지스터간 스페이스가 작아지면 절연막 증착시 갭필 마진이 부족하게 되어 보이드(void)가 발생된다.
현재, 보이드 형성을 제어하기 위한 범용화된 절연막 증착 방식은 HDP(High Density Plasma) 방식으로, HDP 방식은 증착(deposition)과 식각(etch)을 반복하여 작은 스페이스에서도 갭필 마진의 향상을 가져왔다. 그러나, 더 작은 스페이스에서는 HDP 방식을 사용하더라도 보이드가 유발될 수 밖에 없다.
낸드형 플래시 메모리 장치의 단위 스트링(string)은 비트라인(bit line)과 공통 소오스 라인(Common Source Line) 사이에 직렬 연결되는 드레인 선택 트랜지스터(Drain Select Transistor)와 메모리 셀(Memory Cell)들 및 소오스 선택 트랜지스터(Source Select Transistor)로 구성된다.
이러한 플래시 메모리 장치에서는 드레인 선택 트랜지스터를 통해 비트라인의 전하 공급을 제어하며, 이를 위하여 드레인 선택 트랜지스터들의 게이트 라인들, 즉 드레인 선택 라인(Drain Selcet Line)들 사이에 형성된 층간절연막에 드레인 영역을 노출하는 콘택홀을 형성하고, 콘택홀에 도전막을 매립하여 드레인 콘택을 형성하고 있다.
플래시 메모리 장치의 집적화로 드레인 선택 라인들 사이의 스페이스가 좁아짐에 따라 드레인 선택 라인들 사이에 층간절연막 증착시 갭필 마진이 부족하게 되어 보이드가 빈번히 발생되어, 이후 드레인 선택 라인들 사이의 층간절연막을 식각하여 드레인 영역을 노출하는 콘택홀을 형성하고 콘택홀에 도전막을 채워 드레인 콘택을 형성하는 과정에서 보이드 내부에도 도전막이 형성되어 이웃하는 드레인 콘택들이 서로 브릿지된다. 그 결과, 누설 전류가 발생되어 메모리로서의 저장 능력이 상실되는 문제점이 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 도면으로, (a)는 평면도이고, (b)는 (a)의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1을 참조하면, 드레인 선택 라인(DSL) 및 워드라인(WL)은 평탄한 기판(10)상에 적층된 터널링 절연막(21)과 플로팅 게이트(22)와 유전체막(23)과 컨트롤 게이트(24, 25) 및 하드마스크막(26)으로 구성되며, 이들은 동일한 높이를 갖는다.
플래시 메모리 장치가 집적화됨에 따라 인접 드레인 선택 라인(DSL)들간 스페이스 폭이 좁아져 드레인 선택 라인(DSL)들간 스페이스는 깊고 좁은 형태를 띠게 되는데, 이 같이 깊고 좁은 드레인 선택 라인(DSL)들 사이에 층간절연막(40) 증착시 갭필 마진이 부족하게 되어 보이드(E)가 발생되고, 드레인 콘택(50)을 형성시 보이드(E) 내부에도 도전막이 증착되어 인접 드레인 콘택(50)들이 브릿지된다.
도 1에서, 미설명된 도면부호 11은 소자분리막을, 10A는 활성 영역을, 50A는 보이드(E) 내부에 형성된 도전막을 나타낸다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 드레인 선택 라인 사이에 층간절연막을 갭필할 때 발생하는 보이드를 억제하여 보이드에 기인하여 발생하는 드레인 콘택들간 브릿지를 방지하기 위한 플래시 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 돌출부를 갖는 기판과, 상기 기판 돌출부의 일부분에 형성되는 드레인 영역과, 상기 기판의 돌출부에 형성되며 서로 이웃하여 상기 드레인 영역을 공유하는 드레인 선택 트랜지스터들과, 상기 기판의 비돌출부에 형성되는 메모리 셀들을 포함하며, 상기 메모리 셀의 워드라인을 상기 기판의 비돌출부상에 적층된 제 1 게이트 절연막과 플로팅 게이트용 도전막과 유전체막과 컨트롤 게이트용 도전막으로 구성하고, 상기 드레인 선택 트랜지스터의 드레인 선택 라인을 상기 기판의 돌출부상에 적층된 제 2 게이트 절연막과 상기 컨트롤 게이트용 도전막으로 구성하는 플래시 메모리 장치를 제공한다.
본 발명에 의하면, 드레인 선택 라인의 높이를 줄이어 드레인 선택 라인들 사이에 층간절연막을 갭필할 때 보이드 발생을 억제할 수 있으므로, 보이드에 기인하여 발생하는 드레인 콘택들간 브릿지가 방지된다.
또한, 드레인 콘택 및 드레인 선택 라인들이 형성되는 기판 부위를 돌출되게 구성하여 워드라인과 드레인 선택 라인간 높이 차이로 인한 단차를 보상할 수 있으므로 단차에 기인한 후속 공정에서의 어려움이 방지된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
- 실시예 -
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치는, 돌출부를 갖는 기판(100), 기판(100) 돌출부의 일부분에 형성되는 드레인 영역(D), 기 판(100)의 돌출부에 형성되며 이웃하여 드레인 영역(D)을 공유하는 드레인 선택 트랜지스터(DST)들, 기판(100)의 비돌출부에 형성되는 메모리 셀(MC)들을 포함한다.
메모리 셀(MC)은 기판(100)의 활성 영역을 따라 다수개가 직렬 연결되어, 메모리 셀 어레이(memory cell array)를 구성한다. 메모리 셀 어레이의 일단에는 드레인 선택 트랜지스터(DST)가 연결되고, 도시하지 않았지만, 타단에는 소오스 선택 트랜지스터가 연결되어, 단위 스트링(string)을 구성한다.
이웃하여 형성된 드레인 선택 트랜지스터(DST)들은 서로 다른 스트링(string)에 속하는 것으로, 드레인 선택 트랜지스터(DST)들의 드레인 선택 라인(DSL)들은 드레인 영역(D)을 사이에 두고 나란히 형성된다.
워드라인(WL)은 기판(100)의 비돌출부상에 적층된 제 1 게이트 절연막(102)과 플로팅 게이트용 도전막(103A)과 유전체막(104)과 컨트롤 게이트용 도전막(107, 108)과 하드마스크막(109)으로 구성된다. 그리고, 드레인 선택 라인(DSL)은 기판(100)의 돌출부상에 적층된 제 2 게이트 절연막(106)과 컨트롤 게이트용 도전막(107, 108)과 하드마스크막(109)으로 구성된다.
따라서, 드레인 선택 라인(DSL)들은 워드라인(WL)에 비해 플로팅 게이트용 도전막(103A)의 높이(H)만큼 감소된 높이를 갖게 되므로(제 1, 제 2 게이트 절연막(102, 106)과 유전체막(104)의 높이는 플로팅 게이트용 도전막(103A)이 높이에 비해 극히 작으므로, 제 1, 제 2 게이트 절연막(102, 106) 및 유전체막(104)에 의한 높이 차이는 무시함), 드레인 선택 라인(DSL)들간 스페이스는 워드라인(WL)들간 스페이스보다 감소된 깊이를 갖게 된다.
드레인 선택 라인(DSL)들 및 워드라인(WL)들을 포함한 전면에는 층간절연막(112)이 형성된다. 드레인 선택 라인(DSL)들간 스페이스 깊이가 감소됨에 따라 갭필 마진이 향상되어, 층간절연막(112)은 드레인 선택 라인(DSL)들 사이에서 보이드를 갖지 않고 형성된다.
그리고, 기판(100)의 돌출부는 드레인 선택 라인(DSL)과 워드라인(WL)간 높이 차이만큼(대략 플로팅 게이트용 도전막(103A)의 높이(H) 만큼), 돌출된다. 따라서, 기판(100)의 돌출부상에 형성된 드레인 선택 라인(DSL)과 기판(100)의 비돌출부상에 형성된 워드라인(WL)은 단차를 갖지 않게 되어, 단차에 기인한 후속 공정의 어려움이 예방된다.
전술한 구조를 갖는 플래시 메모리 장치의 제조방법을 설명하면 다음과 같다.
도 3 내지 도 15는 본 발명의 실시예에 따른 플래시 메모리 장치의 제조방법을 나타낸 단면도들이다.
먼저, 도 3에 도시된 바와 같이, 기판(100)상에 제 1 패드 절연막(101)을 형성하고, 제 1 패드 절연막(101)상에 제 1 포토레지스트 패턴(PR1)을 형성한다.
이어, 도 4에 도시된 바와 같이, 제 1 포토레지스트 패턴(PR1)을 마스크로 제 1 패드 절연막(101)과 기판(100)을 일부 식각하여 기판(100)에 돌출부를 형성한다.
이때, 돌출부의 높이(H)가 드레인 선택 라인(DSL)과 워드라인(WL)간 높이 차이만큼 돌출되도록, 기판(100)의 식각 두께를 적절히 제어한다.
이어, 도 5에 도시된 바와 같이, 남아있는 제 1 포토레지스트 패턴(PR1) 및제 1 패드 절연막(101)을 제거하고, 기판(100)상에 제 1 게이트 절연막(102)을 형성한다.
제 1 게이트 절연막(102)은 메모리 셀의 터널링 절연막으로 사용하기 위한 것으로, 80Å 정도의 두께로 산화막을 형성하고 N2O, NO 가스 분위기에서 질화 처리하여 형성할 수 있다.
이어, 도 6에 도시된 바와 같이, 제 1 게이트 절연막(102)상에 플로팅 게이트용 도전막(103)을 형성한다. 플로팅 게이트용 도전막(103)은 폴리실리콘으로 형성할 수 있다.
이어, 도 7에 도시된 바와 같이, 제 1 게이트 절연막(102)이 노출되도록 플로팅 게이트용 도전막(103)을 전면 식각하여, 기판(100) 돌출부를 사이에 두고 분리되는 플로팅 게이트용 도전막(103A)을 형성한다. 전면 식각 공정으로는 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(etchback) 공정을 사용할 수 있다.
플로팅 게이트용 도전막(103A)은 전면 식각 후 남겨지는 플로팅 게이트용 도전막(103)으로, 플로팅 게이트용 도전막(103A)은 기판(100) 돌출부와 동일한 높이(H)를 갖는다.
그 다음, 플로팅 게이트용 도전막(103A)을 포함한 전면에 유전체막(104)을 형성한다.
유전체막(104)은 제 1 산화막과 질화막과 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수도 있다.
이어, 도 8에 도시된 바와 같이, 유전체막(104)상에 제 2 패드 절연막(105)을 형성하고, 제 2 패드 절연막(105)상에 기판(100) 돌출부의 상부를 오픈하는 제 2 포토레지스트 패턴(PR2)을 형성한다.
이어, 도 9에 도시된 바와 같이, 제 2 포토레지스트 패턴(PR2)을 마스크로 제 2 패드 절연막(105)과 유전체막(104)과 제 1 게이트 절연막(102)를 식각하여 기판(100)의 돌출부를 노출시킨다.
이어, 도 10에 도시된 바와 같이, 노출된 기판(100)상에 제 2 게이트 절연막(106)을 형성한다.
제 2 게이트 절연막(106)은 드레인 선택 트랜지스터의 게이트 절연막으로 사용하기 위한 것으로, 기판(100)의 노출 부위를 산화시키어 형성할 수 있다.
이어, 도 11에 도시된 바와 같이, 제 2 포토레지스트 패턴(PR2) 및 제 2 패드 절연막(105)을 제거하고, 제 2 게이트 절연막(106) 및 유전체막(104)상에 컨트롤 게이트용 도전막(107, 108)과 하드마스크막(109)을 적층한다.
컨트롤 게이트용 도전막(107, 108)은 폴리실리콘막(107)과 텅스텐 실리사이드막(WSix, 18)을 적층하여 형성할 수 있다.
이어, 도 12에 도시된 바와 같이, 하드마스크막(109)상에 워드라인 및 드레인 선택 라인을 정의하기 위한 제 3 포토레지스트 패턴(PR3)을 형성한다.
이어, 도 13에 도시된 바와 같이, 제 3 포토레지스트 패턴(PR3)을 마스크로 유전체막(104)이 노출되도록 하드마스크막(109) 및 컨트롤 게이트용 도전막(108, 107)을 식각한다.
이때, 기판(100)의 비돌출부상에 형성된 컨트롤 게이트용 도전막(107)은 완전히 식각되나, 돌출부 상부에 형성된 컨트롤 게이트용 도전막(107)은 완전히 식각되지 않고 제 2 게이트 절연막(106)상에 일부 잔류된다.
이어, 도 14에 도시된 바와 같이, 제 3 포토레지스트 패턴(PR3) 및 하드마스크막(109)을 마스크로 유전체막(104)을 식각하고, 폴리실리콘 대비 산화막에 대해 높은 식각 선택비를 갖는 에천트(etchant)를 이용하여 플로팅 게이트용 도전막(103A)과 제 2 게이트 절연막(106)상에 잔류된 컨트롤 게이트용 도전막(107)을 식각한 다음, 남아있는 제 3 포토레지스트 패턴(PR3)을 제거한다.
이때, 폴리실리콘 대비 산화막에 대해 높은 식각 선택비를 갖는 에천트(etchant)가 사용됨에 따라, 식각은 제 1, 제 2 게이트 절연막(102, 106)상에서 멈춰지게 된다.
이로써, 메모리 셀 영역에는 제 1 게이트 절연막(102)과 플로팅 게이트용 도전막(103A)과 유전체막(104)과 컨트롤 게이트용 도전막(107, 108)과 하드마스크막(109)이 적층된 구조의 워드라인(WL)들이 형성되고, 드레인 선택 트랜지스터 영역에는 제 2 게이트 절연막(106)과 컨트롤 게이트용 도전막(107, 108)과 하드마스크막(109)이 적층된 구조의 드레인 선택 라인(DSL)들이 형성된다. 따라서, 드레인 선택 라인(DSL)은 워드라인(WL)보다 플로팅 게이트용 도전막(103A)의 높이(H)만큼 감소된 높이를 갖게 되며, 이에 따라 드레인 선택 라인(DSL)들간 스페이스는 워드 라인(WL)간 스페이스보다 H만큼 감소된 깊이를 갖게 된다.
이어, 도 15에 도시된 바와 같이, 워드라인(WL)들 및 드레인 선택 라인(DSL)들을 마스크로 기판(100)에 불순물 이온을 주입하여 접합 영역(110)을 형성하여, 메모리 셀(MC)들 및 드레인 선택 트랜지스터(DST)를 구성한다. 여기서, 이웃하는 드레인 선택 트랜지스터(DST)들에 의해 공유되는 접합 영역(110)이 바로 드레인 영역(D)에 해당된다.
이어, 도 16에 도시된 바와 같이, 드레인 선택 라인(DSL)들 및 워드라인(WL)들의 측면에 절연막 스페이서(111)를 형성한다.
이어, 도 17에 도시된 바와 같이, 전면에 절연막을 증착하여 층간절연막(112)을 형성한다.
드레인 선택 라인(DSL)들간 스페이스의 깊이가 감소되어 절연막 증착시 갭필 마진이 향상되므로 층간절연막(112)에 보이드가 발생되지 않는다.
이후, 도시하지 않았지만, 층간절연막(112)에 드레인 영역(D)을 노출하는 콘택홀을 형성하고 콘택홀에 도전막을 매립하여 드레인 콘택을 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술의 문제점을 나타낸 도면.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치를 나타낸 단면도.
도 3 내지 내지 도 17은 본 발명의 실시예에 따른 플래시 메모리 장치의 제조방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
DSL : 드레인 선택 라인
WL : 워드라인
DST : 드레인 선택 트랜지스터
MC : 메모리 셀
100 : 기판
101, 105 : 제 1, 제 2 패드 절연막
102 : 제 1 게이트 절연막
103, 103A : 플로팅 게이트용 도전막
104 : 유전체막
106 : 제 2 게이트 절연막
107, 108 : 컨트롤 게이트용 도전막
109 : 하드마스크막
110 : 접합 영역
111 : 절연막 스페이서
112 : 층간절연막

Claims (7)

  1. 돌출부를 갖는 기판;
    상기 기판 돌출부의 일부분에 형성되는 드레인 영역;
    상기 기판의 돌출부에 형성되며 이웃하여 상기 드레인 영역을 공유하는 드레인 선택 트랜지스터들;
    상기 기판의 비돌출부에 형성되는 메모리 셀들을 포함하며,
    상기 메모리 셀의 워드라인을 상기 기판의 비돌출부상에 적층된 제 1 게이트 절연막과 플로팅 게이트용 도전막과 유전체막과 컨트롤 게이트용 도전막으로 구성하고,
    상기 드레인 선택 트랜지스터의 드레인 선택 라인을 상기 기판의 돌출부상에 적층된 제 2 게이트 절연막과 상기 컨트롤 게이트용 도전막으로 구성하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기판 돌출부를 상기 워드라인과 상기 드레인 선택 라인간 높이 차이만큼 돌출되게 구성하는 플래시 메모리 장치.
  3. 돌출부를 갖는 기판이 제공되는 단계;
    상기 기판상에 제 1 게이트 절연막을 형성하는 단계;
    상기 기판 돌출부를 사이에 두고 분리되는 플로팅 게이트용 도전막을 형성하는 단계;
    상기 플로팅 게이트용 도전막을 포함한 전면에 유전체막을 형성하는 단계;
    상기 기판 돌출부상에 형성된 상기 유전체막 및 상기 제 1 게이트 절연막을 제거하는 단계;
    상기 제 1 게이트 절연막이 제거됨에 따라 노출되는 상기 기판의 돌출부상에 제 2 게이트 절연막을 형성하는 단계;
    상기 유전체막 및 상기 제 2 게이트 절연막상에 컨트롤 게이트용 도전막을 형성하는 단계;
    상기 컨트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 패터닝하여 상기 기판의 돌출부상에 드레인 선택 라인을 형성하고 상기 기판의 비돌출부상에 워드라인을 형성하는 단계
    를 포함하는 플래시 메모리 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 돌출부를 갖는 기판이 제공되는 단계는,
    평탄한 기판상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 평탄한 상기 기판을 일부 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하는 플래시 메모리 장치의 제조방법.
  5. 제 3항에 있어서,
    상기 기판 돌출부를 상기 워드라인과 상기 드레인 선택 라인간 높이 차이만큼 돌출되게 형성하는 플래시 메모리 장치의 제조방법.
  6. 제 3항에 있어서,
    상기 기판 돌출부를 사이에 두고 분리되는 플로팅 게이트용 도전막을 형성하는 단계는,
    상기 제 1 게이트 절연막상에 플로팅 게이트용 도전막을 형성하는 단계;
    상기 기판 돌출부상에 형성된 상기 제 1 게이트 절연막이 노출되도록 상기 플로팅 게이트용 도전막을 전면 식각하는 단계
    를 포함하는 플래시 메모리 장치의 제조방법.
  7. 제 3항에 있어서,
    상기 제 2 게이트 절연막을,
    상기 제 1 게이트 절연막이 제거됨에 따라 노출되는 상기 기판을 산화시키어 형성하는 플래시 메모리 장치의 제조방법.
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