KR101186043B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 습식식각으로 콘택 플러그를 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키고 SAC 페일(fail)도 감소시킴으로써 공정 마진을 확보할 수 있도록 하는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명의 반도체 소자는 활성영역 및 상기 활성영역을 정의하는 소자분리막을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 도전 패턴; 및 상기 반도체 기판 상에서 상기 도전 패턴과 수직하게 형성되는 질화막을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 콘택 플러그를 형성하는 자기정렬콘택 공정을 적용한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 공정마진이 점차 감소하고 있다. 이에 따라 소스와 비트라인, 그리고 드레인과 저장 전극을 연결시키는 콘택 플러그를 형성하기 위해, 자기정렬콘택(Self Aligned Contact; SAC) 공정을 주로 사용하고 있다. 또한, 자기정렬콘택 공정시 공정마진을 더욱 증가시키기 위하여 콘택영역에 일종의 콘택 패드인 랜딩플러그 콘택(Landing Plug Contact; LPC)을 동시에 적용하고 있다.
이 때 콘택 플러그가 형성될 콘택홀을 식각하는 과정은 식각선택비가 높은 건식 식각(Dry Etch)을 이용하기 때문에 충분한 식각선택비를 확보하는 데에는 한계가 있다. 따라서 콘택홀을 식각할 때 게이트 구조물 혹은 비트라인도 함께 식각되는 SAC 페일(fail)을 방지하기 위해 게이트 구조물 혹은 비트라인 상부에 질화막 재질의 하드마스크를 두껍게 증착하고 있으나, 이 결과 반도체 소자의 종횡비(Aspect Ratio)가 증가하게 되어 콘택 형성시 반도체 기판이 오픈되지 않는 등 공정 마진이 감소하는 문제가 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 기판 상에 도전 패턴과 수직하는 질화막을 형성함으로써, 습식식각으로 콘택 플러그를 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키고 SAC 페일(fail)도 감소시킴으로써 공정 마진을 확보할 수 있도록 하는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 활성영역 및 상기 활성영역을 정의하는 소자분리막을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 도전 패턴 및 상기 반도체 기판 상에서 상기 도전 패턴과 수직하게 형성되는 질화막을 포함하여, 습식식각으로 랜딩플러그 콘택을 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키는 것을 특징으로 한다. 이 때 상기 도전 패턴은 게이트 또는 비트라인일 수 있다.
나아가 상기 질화막은 저압 질화막(LP Nitride)으로 이루어져, 콘택홀을 형성하는 습식식각 공정에서도 식각되지 않는 것을 특징으로 한다.
나아가 상기 활성영역의 접합영역에 형성되는 랜딩플러그 콘택을 더 포함하거나, 상기 활성영역의 접합영역에 형성되는 비트라인 콘택 및 저장전극 콘택을 더 포함할 수 있다.
또한 상기 도전 패턴 및 상기 절연막의 측벽에 형성되는 질화막 재질의 콘택 스페이서를 더 포함하여, 랜딩 플러그 콘택홀 형성시 식각 장벽 역할을 하는 것을 특징으로 한다.
나아가 상기 도전 패턴은, 폴리실리콘층, 상기 폴리실리콘층의 상부에 형성된 배리어 메탈층, 상기 배리어 메탈층의 상부에 형성된 텅스텐층 및 상기 텅스텐층 상부에 형성된 게이트 하드마스크층을 포함하는 것이 바람직하고, 상기 배리어 메탈층은 WSiN, WN, Ti 중 어느 하나이며, 상기 폴리실리콘층은 400Å ~ 1000Å, 상기 배리어 메탈층은 20Å ~ 120Å, 상기 텅스텐층은 400Å ~ 1000Å, 상기 게이트 하드마스크층은 500Å ~ 1000Å의 두께로 형성되어, 종래에 비하여 게이트 구조물의 종횡비를 감소시키는 것을 특징으로 한다.
또한 상기 도전 패턴의 측벽 및 상부에 형성되고 질화막으로 이루어진 스페이서를 더 포함하여 게이트 구조물을 보호하는 것을 특징으로 한다.
나아가 상기 랜딩플러그 콘택의 상부에 형성되는 비트라인 콘택 및 비트라인, 저장전극 콘택 및 저장전극을 더 포함하여 반도체 소자를 완성한다.
한편 본 발명에 따르는 반도체 소자의 제조방법은, 반도체 기판에 활성영역 및 소자분리막을 형성하는 단계, 상기 반도체 기판 상에 도전 패턴을 형성하는 단계 및 상기 반도체 기판 상에 상기 도전 패턴과 수직하게 질화막을 형성하는 단계를 포함하여, 습식식각으로 랜딩플러그 콘택을 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키는 것을 특징으로 한다.
나아가 상기 활성영역의 접합영역에 랜딩 플러그 콘택을 형성하는 단계를 더 포함하거나, 상기 활성영역의 접합영역에 비트라인 콘택 및 저장전극 콘택을 형성 하는 단계를 더 포함할 수 있다.
또한 상기 질화막을 형성하는 단계는, 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 절연막을 매립하는 단계 및 상기 층간절연막을 제거하는 단계를 포함하는 것이 바람직하다.
나아가 상기 층간절연막을 식각하여 트렌치를 형성하는 단계는, CF4, CHF3, O2, Ar, N2, C4F8, C4F6 및 CH2F2를 식각가스로 이용하는 것이 바람직하다.
또한 상기 질화막을 매립하는 단계는, 상기 트렌치가 형성된 상기 층간절연막의 전면에 저압 질화막(LP Nitride)을 증착하는 단계 및 상기 저압 질화막의 상부를 CF4, CHF3, O2, Ar 및 N2의 기체를 사용하여 식각하는 단계를 포함하는 것이 바람직하다.
나아가 상기 층간절연막을 제거하는 단계는, BOE(Buffered Oxide Echant)를 이용한 습식식각으로 이루어지는 것이 바람직하다.
또한 상기 도전 패턴을 형성하는 단계 이후, 상기 반도체 기판의 표면에 식각정지막을 형성하는 단계를 더 포함하여 반도체 기판을 보호하는 것을 특징으로 한다.
나아가 상기 절연막을 형성하는 단계 이전에, 상기 식각정지막을 제거하는 단계를 더 포함하여 콘택이 형성될 반도체 기판의 접합영역을 오픈하는 것을 특징으로 한다.
나아가 상기 식각정지막을 제거하는 공정은, F4, CHF3, O2, Ar, N2 등의 가스를 사용하여 상기 식각정지막을 식각하는 것이 바람직하다.
한편, 상기 랜딩 플러그를 형성하는 단계 이후, 이 랜딩플러그의 상부에 비트라인 콘택 및 비트라인, 저장전극 콘택 및 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가 상기 도전 패턴 및 상기 절연막의 측벽에 질화막 재질의 콘택 스페이서를 형성하는 단계를 더 포함하여, 콘택플러그 물질의 매립을 용이하도록 하는 것을 특징으로 한다.
또한 상기 도전 패턴의 측벽 및 상부에 질화막 재질의 스페이서를 형성하는 단계를 더 포함하여, 도전 패턴을 보호하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조방법은 습식식각으로 콘택 플러그를 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키고 SAC 페일(fail)도 감소시킴으로써 공정 마진을 확보할 수 있도록 하는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명에 따르는반도체 소자를 도시한 평면도로서, 도 1은 본 발명의 반도체 소자가 8F2 레이아웃 상에 형성된 모습을, 도 2는 본 발명의 반 도체 소자가 6F2 레이아웃 상에 형성된 모습을 도시한다. 도 1 및 도 2를 참조하면 반도체 기판(10) 상에는 활성영역(12)을 정의하는 소자분리막(14)이 형성된다. 그리고 각 활성영역(12)에 두 개의 도전 패턴(20)이 통과하도록, 도전 패턴(20)들이 반도체 기판(10) 상에 형성된다.
그리고 각 활성영역(12)에서 도전 패턴(20)의 사이 혹은 도전 패턴(20)의 측면에는 콘택 플러그(40)가 형성된다(구체적으로 도 1의 8F2 레이아웃에서는 세 개의 랜딩 플러그가, 도 2의 6F2 레이아웃에서는 두 개의 저장전극 콘택 플러그가 형성된다). 반도체 기판(10) 상부에 상기 도전 패턴(20)과 수직하도록 질화막(34이 형성된다. 한편 도면에 도시되지 않았으나, 도 1에 도시된 콘택 플러그(40) 상부에는 비트라인 콘택 및 비트라인(미도시)과 저장전극 콘택 및 저장전극(미도시)이 형성되어 반도체 소자를 형성하게 된다.
이와 같이 반도체 기판(10)의 상부에 도전 패턴(20)과 수직하게 질화막(34)이 형성됨으로써, 콘택 플러그(40)가 형성될 콘택홀을 식각하는 공정이 건식식각이 아닌 습식식각(Wet Etch)에 의해 이루어질 수 있다. 종래 질화막(34)이 없는 구조에서는 본 발명의 질화막(34)이 형성된 위치에 질화막에 비해 식각이 더 용이한 층간절연막(미도시)이 형성되는데, 이러한 종래의 반도체 소자에서 콘택 플러그(40)의 콘택홀을 습식식각으로 형성하면, 층간절연막이 함께 식각되어 인접한 콘택 플러그(40) 사이에 쇼트(short)가 발생할 수 있다.
그러나 본 발명에서는 각 랜딩플러그 콘택(40) 사이에 도전 패턴(40; 도 1 및 도 2에는 도시되지 않았으나 후술할 바와 같이 질화막 재질의 스페이서가 도전 패턴 즉, 게이트 구조물 혹은 비트라인 주위에 형성됨)과 질화막(34)이 형성되어, 습식식각 과정에서 식각 장벽(barrier) 역할을 하기 때문에 층간절연막이 함께 식각되는 문제가 발생하지 않는다.
이 결과 종래와는 달리 습식식각으로 콘택 플러그를 형성할 수 있도록 하여, 자기정렬 콘택의 종횡비(Aspect Ratio)를 감소시키고 SAC 페일(fail)도 감소시킴으로써 공정 마진을 확보할 수 있게 된다.
또한 본 발명에 따르는 반도체 소자에는 식각정지막(16), 도전 패턴(20), 스페이서(22), 콘택 스페이서(42)와 같은 다른 구성들도 존재하나, 이들 구성에 대해서는 아래 반도체 소자의 제조방법과 함께 설명하도록 한다.
도 3 내지 도 8은 본 발명에 따르는 반도체 소자의 제조방법을 순차적으로 도시한 도면으로, 도 3 내지 도 8의 (a)는 도 1 및 도 2에서 A-A 선을 따른 단면도이고, (b)는 도 1 및 도 2에서 B-B 선을 따른 단면도이다.
먼저 도 1 내지 도 3을 참조하면 반도체 기판(10) 상에 활성영역(12)을 정의하는 소자분리막(14)이 형성된다. 이 때 소자분리막(14)을 형성하는 공정은 STI(Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하고, 소자분리막(14)은 산화막으로 형성될 수 있으나, SOD 및 HDP를 순차적으로 적층하여 형성되는 것이 바람직하다.
그리고 각 활성영역(12)에 두 개의 도전 패턴(20)이 통과하여 각 활성영역(12)에 두 개의 도전 패턴이 통과하도록, 반도체 기판(10) 상에 도전 패턴(20)이 형성된다. 도면에 도시되지 않았으나 도전 패턴(20; 도 3 참조)은 폴리실리콘층의 상부에 텅스텐(W) 층이 형성되고, 이 폴리실리콘층과 텅스텐층의 사이에는 배리어 메탈층으로 WSiN, WN, Ti 등이 형성되는 것이 바람직하다. 이 때 폴리실리콘층은 400Å~1000Å, 배리어 메탈층은 20Å ~ 120Å, 그리고 텅스텐층은 400Å ~ 1000Å의 두께로 형성되는 것이 바람직하다.
이 도전 패턴(20)은 도 1에 도시된 8F2 레이아웃에서는 게이트(Gate)가 되고, 도 2에 도시된 6F2 레이아웃에서는 비트라인(bit-line)이 된다. 한편 도 2에 도시된 레이아웃에서 게이트는 반도체 기판(10)의 하부에 매립된 형태로(Buried gate) 형성된다.
도전 패턴(20)에서 텅스텐층의 상부에는 질화막 재질의 하드마스크층이 500Å ~ 1000Å 두께로 형성되는 것이 바람직하고, 이는 종래 구조보다 두께가 훨씬 얇고 종횡비(Aspect Ration)가 적어 식각 마진을 향상시키는 효과를 제공하며, 본 발명에서 질화막(314; 도 1 참조)을 사용하고 습식식각으로 콘택 플러그(40; 도 1 참조)를 형성하기 때문에 가능한 것이다.
이후 도 3에 도시된 바와 같이, 도전 패턴(20)의 측벽 및 상부에는 스페이서(22)를 형성한다. 이 스페이서(22)는 100Å ~ 300Å 두께의 질화막으로 형성되어, 후술할 습식 식각 공정에서 도전 패턴(20)이 식각되지 않도록 보호하는 역할을 한다.
또 도전 패턴(20)이 형성되지 않은 반도체 기판(10)의 표면에도 식각정지막(16)이 형성되며, 식각정지막(16) 또한 질화막으로 이루어져 후술할 콘택 플러그(40)의 콘택홀 식각시 반도체 기판(10)이 식각되지 않도록 보호하는 역할을 한 다. 이 식각정지막(16)은 스페이서(22)와 함께 형성될 수도 있다. 이 경우 도전 패턴(20)이 형성된 반도체 기판(10)의 표면에 질화막을 증착한 뒤 에치백으로 제거하여 도전 패턴(20)과 반도체 기판(10)의 표면에만 게이트 스페이서(22)와 식각정지막(16)이 잔류하도록 형성할 수 있다.
다음으로 도 4를 참조하면, 스페이서(22) 및 식각정지막(16)이 형성된 구조물 전면에 층간절연막(30)을 3000Å ~ 8000Å 두께로 증착한 후, CMP(Chemical Mechanical Polishing) 혹은 에치백으로 식각하여 스페이서(22)의 높이와 동일한 층간절연막(30) 층을 형성한다. 이 때 층간절연막은 BPSG(Borophospho Silicate Glass) 물질을 700 °C 온도에서 40분 이상 플로우(flow)시켜 증착하는 것이 바람직하다.
이후 도 5에 도시된 바와 같이, 반도체 기판(10)의 소자분리막(14) 중 도전 패턴(20)과 수직하게 형성된 층간절연막(30)을 식각하여 트렌치(32)를 형성하고, 이 트렌치(32)에 질화막(34)을 매립하여 형성한다.
구체적으로는, 소자분리막(14) 중 도전 패턴(20)이 형성되지 않은 영역을 오픈하는 포토레지스트 패턴(미도시)을 형성한 뒤, 이 포토레지스트 패턴을 마스크로 층간절연막(30)을 식각하여 트렌치(32)를 형성하다. 이 때 층간절연막(30)을 식각하는 공정에서는 CF4, CHF3, O2, Ar, N2, C4F8, C4F6 및 CH2F2와 같은 식각가스를 이용할 수 있다. 그리고 트렌치(32)가 형성된 층간절연막(30)의 전면에 질화막(34)으로써 바람직하게는 저압 질화막(LP Nitride)을 증착한 뒤, 상부의 질화막(34)을 CF4, CHF3, O2, Ar 및 N2 등을 사용하여 식각하여 질화막(34)의 높이가 스페이서(22)의 높이와 동일하도록 한다.
다음으로 도 6을 참조하면, 반도체 기판(10) 상의 층간 절연막(30)을 식각하여 모두 제거함으로써, 도전 패턴(20)과 질화막(34) 사이에 콘택 플러그(40; 도 8 참조)가 형성될 콘택홀(44)을 형성한다. 이 때 층간 절연막(30)을 식각하는 공정은 BOE(Buffered Oxide Echant; NH4F 및 HF의 혼합물)를 이용한 습식식각을 이용하는 것이 바람직하며, 질화막(34), 스페이서(22) 및 식각정지막(16)은 이 과정에서 식각되지 않으므로 게이트 구조물(20)과 반도체 기판(10)을 보호하게 된다.
이와 같이 콘택홀(44)을 형성하는 공정에 습식식각을 적용한다는 점이 종래기술과 구분되는 본 발명의 가장 큰 특징이고, 이 때 콘택홀(44)들의 사이에는 도 1을 기준으로 가로 방향으로는 도전 패턴(20)이 존재하고, 도 1을 기준으로 세로 방향으로는 질화막(34)이 존재하여 식각 장벽의 역할을 하면서 측면 식각을 방지하므로, 습식식각에서도 각각의 콘택 플러그들이 서로 쇼트되지 않고 균일한 프로파일(profile)로 형성될 수 있다.
그리고 식각선택비가 높은 습식식각을 적용하므로 종래 건식식각을 이용하는 구조에 비하여 도전 패턴 상부의 하드마스크층 두께를 얇게하여 반도체 소자의 종횡비를 감소시킬 수 있으므로, 식각마진을 더 확보할 수 있고 게이트 SAC 페일도 방지할 수 있다.
이후 도 7에 도시된 바와 같이, 반도체 기판(10) 표면의 식각정지막(16)을 제거하여 반도체 기판(10)의 접합영역(소스, 드레인)을 오픈하고, 스페이서(22) 및 질화막(34)의 측벽에 콘택 스페이서(42)를 형성한다. 구체적으로, 식각정지막(16)을 제거하는 공정에서는 CF4, CHF3, O2, Ar, N2 등의 가스를 사용하여 식각정지막(16)을 식각하고, 콘택 스페이서(42)는 100Å ~ 300Å 두께의 질화막으로 형성하는 것이 바람직하다.
다음으로 도 8을 참조하면 콘택홀(44)을 포함한 구조물 전면에 플러그 물질인 폴리실리콘을 500Å ~ 2000Å 두께로 증착한 후 CMP 혹은 에치백으로 상부를 제거하여 콘택 플러그(40)를 형성한다.
이러한 공정에 의해 도 1 또는 도 2에 도시된 반도체 소자가 형성되며, 이후 도시되지는 않았으나 도 1에 도시된 콘택 플러그(40; 랜딩 플러그) 상부에는 비트라인 콘택 및 비트라인(미도시)과 저장전극 콘택 및 저장전극(미도시)이 형성되어 반도체 소자를 형성하게 된다. 그리고 도 2에 도시된 콘택 플러그(40; 저장전극 콘택 플러그) 상부에는 저장전극(미도시)이 형성되어 반도체 소자를 구성하게 된다.
한편, 본 발명에서는 SAC 공정으로 콘택 플러그를 형성하는 방법 및 이 방법으로 제조된 반도체 소자를 설명하고 있으나 이에 한정하는 것은 아니며, 본 발명에 따라 질화막을 이용할 경우 랜딩 플러그를 형성하지 않고 접합영역 상부에 비트라인 콘택과 저장전극 콘택을 직접 형성하는 것도 가능하게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다 고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1 및 도 2는 본 발명에 따르는반도체 소자를 도시한 평면도; 그리고,
도 3 내지 도 8은 본 발명에 따르는 반도체 소자의 제조방법을 도시한 평면도 및 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 활성영역
14 : 소자분리막 16 : 식각정지막
20 : 도전 패턴 22 : 스페이서
30 : 층간절연막 32 : 트렌치
34 : 질화막 40 : 콘택 플러그
42 : 콘택 스페이서 44 : 콘택홀

Claims (25)

  1. 활성영역 및 상기 활성영역을 정의하는 소자분리막을 포함하는 반도체 기판;
    상기 반도체 기판의 하부에 매립된 게이트;
    상기 반도체 기판 상에 형성된 비트라인;
    상기 반도체 기판 상에 상기 비트라인과 수직하게 형성되는 질화막; 및
    상기 비트라인의 측벽 및 상부에 형성되고 질화막을 포함하는 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 활성영역의 접합영역에 형성되는 랜딩플러그 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 활성영역의 접합영역에 형성되는 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 비트라인 및 상기 질화막의 측벽에 형성되는 질화막 재질의 콘택 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 비트라인은:
    폴리실리콘층;
    상기 폴리실리콘층의 상부에 형성된 배리어 메탈층;
    상기 배리어 메탈층의 상부에 형성된 텅스텐층; 및
    상기 텅스텐층 상부에 형성된 게이트 하드마스크층
    을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 배리어 메탈층은 WSiN, WN, Ti 중 어느 하나인 것을 특징으로 하는 반도체 소자.
  10. 삭제
  11. 청구항 5에 있어서,
    상기 랜딩플러그 콘택의 상부에 형성되는 저장전극 콘택 및 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판에 활성영역 및 소자분리막을 형성하는 단계;
    상기 반도체 기판의 하부에 게이트를 매립하여 형성하는 단계;
    상기 반도체 기판 상에 비트라인을 형성하는 단계;
    상기 반도체 기판 상에 상기 비트라인과 수직하게 질화막을 형성하는 단계; 및
    상기 비트라인의 측벽 및 상부에 질화막을 포함하는 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 청구항 12에 있어서,
    상기 활성영역의 접합영역에 랜딩 플러그 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 청구항 12에 있어서,
    상기 활성영역의 접합영역에 저장전극 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 청구항 12에 있어서,
    상기 질화막을 형성하는 단계는:
    반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 매립하는 단계; 및
    상기 층간절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 청구항 15에 있어서,
    상기 층간절연막을 식각하여 트렌치를 형성하는 단계는,
    CF4, CHF3, O2, Ar, N2, C4F8, C4F6 및 CH2F2를 식각가스로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 청구항 15에 있어서,
    상기 질화막을 매립하는 단계는,
    상기 트렌치가 형성된 상기 층간절연막의 전면에 질화막(Nitride)을 증착하는 단계; 및
    상기 질화막의 상부를 CF4, CHF3, O2, Ar 및 N2의 기체를 사용하여 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 청구항 15에 있어서,
    상기 층간절연막을 제거하는 단계는,
    습식식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 청구항 18에 있어서,
    상기 습식식각은 BOE(Buffered Oxide Echant)를 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 청구항 15에 있어서,
    상기 비트라인을 형성하는 단계 이후, 상기 반도체 기판의 표면에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 청구항 20에 있어서,
    상기 층간절연막을 형성하는 단계 이전에,
    상기 식각정지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 청구항 12에 있어서,
    상기 비트라인 및 상기 질화막의 측벽에 질화막 재질의 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 삭제
  24. 청구항 21에 있어서,
    상기 식각정지막을 제거하는 공정은,
    CF4, CHF3, O2, Ar, N2 등의 가스를 사용하여 상기 식각정지막을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 청구항 13에 있어서,
    상기 랜딩플러그 콘택의 상부에 저장전극 콘택 및 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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