KR20080088859A - 반도체 소자 제조 방법 - Google Patents

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KR20080088859A KR1020070031687A KR20070031687A KR20080088859A KR 20080088859 A KR20080088859 A KR 20080088859A KR 1020070031687 A KR1020070031687 A KR 1020070031687A KR 20070031687 A KR20070031687 A KR 20070031687A KR 20080088859 A KR20080088859 A KR 20080088859A
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 스토리지 노드 콘택플러그와 랜딩플러그간의 접촉저항을 감소시키는 반도체 소자 제조 방법에 관한 것이다. 이를 위해 본 발명은, 전도층이 형성된 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 복수 개의 도전패턴을 형성하는 단계, 상기 도전패턴을 덮도록 상기 기판 상에 제2 절연막을 형성하는 단계, 상기 도전패턴 사이의 상기 제2 절연막을 식각하되, 제1 절연막의 일부까지 과도식각하는 단계, 상기 도전패턴의 측벽과 상기 과도식각으로 형성된 오픈부의 측벽에 스페이서를 형성하는 단계, 상기 오픈부의 저면을 확장시키는 단계 및 확장된 오픈부의 저면을 식각하여 상기 전도층을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
스토리지 노드, 과도식각, 절연막, 전도층, 도전패턴

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따라 홀타입으로 스토리지 노드 콘택플러그를 형성하였을 경우, 스토리지 노드 콘택플러그 상부에 스토리지 노드 콘택 패드가 형성되어지는 것을 나타낸 도면.
도 2는 일반적인 라인타입의 마스크를 나타낸 평면도.
도 3a 및 도 3b는 도 2 Ⅰ-Ⅰ' 절단면에 따른 종래기술의 스토리지 노드 콘택플러그의 형성 방법을 나타낸 순서도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 스토리지 노드 콘택홀의 형성 방법을 나타낸 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 기판 102 : 제1 절연막
103 : 랜딩플러그 104 : 제2 절연막
105 : 비트라인 스페이서 107B : 콘택홀
108 : 콘택홀 스페이서 BL : 비트라인
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 스토리지 노드 콘택홀의 형성 공정에 관한 것이다.
반도체 소자가 고집적화되면서, 80nm 이하급의 스토리지 노드 콘택홀(Storage Node Contact Hole)의 경우 ArF 포토레지스트층을 이용한 홀타입(hole type)으로 형성되고 있다.
그러나, 홀타입으로 스토리지 노드 콘택플러그(SNC1)를 형성하면, 홀타입의 스토리지 노드 콘택플러그(SNC1) 상부의 오픈(open) 면적이 작아서 후속 스토리지 노드와의 오버레이 마진(overlay margin)이 부족하게 되어, 스토리지 노드 콘택플러그(SNC1)에 스토리지 노드 콘택 패드(SNC2)를 형성해 주어야 한다. 이를 뒷받침 하는 도면인 도 1은 종래기술에 따라 홀타입으로 스토리지 노드 콘택플러그(SNC1)를 형성하였을 경우 스토리지 노드 콘택플러그(SNC1) 상부에 스토리지 노드 콘택 패드(SNC2)가 형성되어 짐을 나타낸 도면이다.
또한, ArF 포토레지스트층은 고가의 장비 적용으로 인한 유지비용 증가로 양산성이 저하되는 문제점이 있다.
따라서, 위와 같은 문제점들을 해결하고자 라인타입(line type)의 마스크로 스토리지 노드 콘택플러그를 형성하는 방법이 제안되었다.
도 2는 일반적인 라인타입의 마스크를 나타낸 평면도이다.
우선, 도 2를 참조하면, 기판(11)의 활성영역과 교차하는 워드라인(WL, word line), 워드라인(WL)과 교차하는 비트라인(BL)이 형성되고, 비트라인(BL)과 교차하고, 기판(11)의 접합영역과 오버랩(overlap)되는 영역을 오픈시키는 라인타입 마스크(21)가 형성된다.
이 라인타입 마스크(21)는 비트라인(BL)을 감싸는 캡핑막(예, 비트라인 하드마스크층, 비트라인 스페이서)과 절연막의 식각선택비를 이용하여 콘택플러그를 형성하는 자기정렬 콘택(Self Align Contact: SAC) 방식을 위한 마스크이다.
라인타입 마스크(21)를 이용할 경우 비트라인(BL)은 전면 노출되기 때문에 비트라인 도전층을 보호하기 위한 비트라인 하드마스크층의 손실이 크다. 그래서, 질화막(nitride)/텅스텐(W) 적층의 듀얼 하드마스크층을 사용하고 있다.
하지만, 50nm 이하급의 반도체 소자의 경우, 듀얼 하드마스크층을 적용하더라도 자기정렬 콘택 특성은 확보가 어려우며, 비트라인(BL) 사이의 공간(space)이 협소하여 오픈 마진(open margin)의 확보가 어렵다.
이를 뒷받침하는 도면으로써, 도 3a 및 도 3b는 도 2 Ⅰ-Ⅰ' 절단면에 따른 종래기술의 스토리지 노드 콘택플러그의 형성 방법을 나타낸 순서도이다. 여기서, 스토리지 노드 콘택플러그는 비트라인(BL)의 양측에 형성되지만 설명의 편의를 위해 비트라인(BL) 사이에만 형성하는 것으로 설명한다.
우선, 도 3a에 도시된 바와 같이, 기판(11) 상에 제1 절연막(12)을 형성하고, 제1 절연막(12)을 관통하고 기판(11)의 접합영역과 접촉하는 도전층(13) 예컨대 랜딩플러그(landing plug)를 형성한다.
이어서, 제1 절연막(12)과 도전층(13) 상에 제2 절연막(14)을 형성한 후, 제2 절연막(14) 상에 비트라인(BL)을 형성한다. 그리고, 비트라인(BL)의 양측벽에 비트라인 스페이서(15)를 형성한다.
이어서, 비트라인(BL)을 덮는 제3 절연막(16)을 형성한 후, 라인타입 마스크를 이용하여 비트라인(BL) 사이의 제3 절연막(16) 및 제2 절연막(14)을 식각하여 콘택홀(17)을 형성한다. 이때, 비트라인(BL)간 종횡비가 높아서 콘택홀(17)의 모양(profile)이 하부홀이 상부홀보다 좁아지게 되어 도전층(13)의 노출면적이 작아진다.
이는 도 3b에 도시된 바와 같이, 콘택홀(17)의 측벽을 보호하기 위한 콘택홀 스페이서(108) 형성후에 콘택홀(17)의 하부가 더 좋아지게 되어 도전층(13)의 노출면적을 더욱 감소시킨다.
이렇게 형성된 콘택홀(17)에 플러그 물질을 매립하여 스토리지 노드 콘택플러그를 형성하게 되면, 도전층(13)과의 접촉 면적이 작아서 저항이 증가하는 문제점이 발생한다.
따라서, 자기정렬 콘택 방식으로 형성되는 스토리지 노드 콘택홀의 오픈 마진을 확보하여, 도전층(13)과의 접촉저항을 감소시키는 기술의 필요성이 대두되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스 토리지 노드 콘택플러그와 랜딩플러그간의 접촉저항을 감소시키는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 전도층이 형성된 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 복수 개의 도전패턴을 형성하는 단계, 상기 도전패턴을 덮도록 상기 기판 상에 제2 절연막을 형성하는 단계, 상기 도전패턴 사이의 상기 제2 절연막을 식각하되, 제1 절연막의 일부까지 과도식각하는 단계, 상기 도전패턴의 측벽과 상기 과도식각으로 형성된 오픈부의 측벽에 스페이서를 형성하는 단계, 상기 오픈부의 저면을 확장시키는 단계 및 확장된 오픈부의 저면을 식각하여 상기 전도층을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 스토리지 노드 콘택홀의 형성 방법을 나타낸 순서도이다. 여기서, 스토리지 노드 콘택플러그는 비트라인(BL)의 양측에 형성되지만 설명의 편의를 위해 비트라인(BL) 사이에만 형성하는 것으로 설명한다.
스토리지 노드 콘택홀의 형성은 우선, 도 4a에 도시된 바와 같이, 소자분리막, 웰(well) 및 채널(channel) 형성을 위한 이온주입 공정이 진행된 기판(101) 상에 제1 절연막(102)을 형성한다.
소자분리막은 서로 이웃하는 소자들을 전기적으로 격리시키기 위해 형성하는데, 현재 널리 사용되고 있는 소자분리막 형성 공정은 얕은 트렌치 소자분리 방식(shallow trench isolation)이다. 얕은 트렌치 소자분리 방식은 반도체 기판의 소정영역을 소정의 깊이로 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연막으로 채우는 방식인데, 반도체 기판의 소정 영역에 열산화막으로 형성하는 로코스(LOCOS; LOCalOxidation of Silicon) 소자분리막에 비하여 작은 면적을 갖고, 절연 특성이 우수하다.
이어서, 제1 절연막(102)을 관통하여 형성되고, 기판(101)의 접합영역과 접속된 랜딩플러그(103)를 형성한다.
랜딩플러그(103)는 전도층으로써, 예를 들면 폴리실리콘(polysilicon)막일 수 있다.
이어서, 제1 절연막(102)과 랜딩플러그(103) 상에 제2 절연막(104)을 형성한다.
그리고, 제2 절연막(104) 상에 도전패턴으로 비트라인(BL)을 형성한다.
비트라인(BL)은 하드마스크층/전도층의 적층구조를 갖는다.
여기서 하드마스크층은 실리콘질화막/금속막의 적층구조를 갖는데, 금속막은 텅스텐(W)막일 수 있고, 하드마스크층은 실리콘질화막(Si3N4)일 수 있다. 또한, 하드마스크층은 실리콘질화막/금속막 적층의 듀얼 하드마스크층일 수 있다. 금속막은 텅스텐(W), 티타늄질화막(TiN), 알리미늄막(Al) 및 텅스텐질화막(WN) 중 어느하나 또는 이들의 적층막으로 형성할 수 있다.
이어서, 비트라인(BL)의 측벽에 비트라인 스페이서(105)를 형성한다.
비트라인 스페이서(105)는 비트라인(BL)이 형성된 결과물 상에 실리콘질화막을 형성하고, 비등방식각 공정을 진행하여 형성한다.
이때의 비트라인 스페이서(105)는 10~90Å의 두께로 형성하는 것이 바람직하다. 이 두께는 종래의 스페이서가 100~300Å의 두께로 형성되는 것에 비해 매우 작은 두께이다. 때문에 비트라인(BL)간 오픈 면적은 증가된다.
이어서, 비트라인 스페이서(105)가 형성된 결과물 상에 제3 절연막(106)을 형성한다.
여기서, 제1, 제2 제3 절연막(102, 104, 106)은 층간을 절연하기 위한 목적으로 사용되는데, 산화막 계열의 물질막, 예컨대 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass)막 중 어느하나 또는 이들의 적층막으로 형성할 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 도 2의 라인타입의 마스크(21)를 이용하여 제3 절연막(106)을 식각한다.
이때, 제2 절연막(104)까지 일부 식각되도록 과도식각(over etch)한다.
또는, 제3 절연막(106) 식각 후에 제2 절연막(104)을 일부 식각(partial etch)할 수도 있다.
그리고, 제2 및 제3 절연막(106)의 식각은 비트라인 스페이서(105)가 비트라인(BL)을 보호할 수 있는 범위에서 진행하는 것이 바람직하다.
이렇게 제3 절연막(106)과 제2 절연막(104)의 일부를 식각하여 형성된 오픈부를 이하부터는 홈(107)이라 명한다.
이렇게 홈(107)을 만드는 이유는 한번에 콘택홀을 형성할 경우 식각 타겟(target)의 증가에 따른 콘택홀의 상부와 하부의 오픈량의 차이를 감소시키기 위해서이다. 즉, 홈(107)으로써, 식각 타겟을 감소시켜 자기정렬 콘택 특성을 확보하고, 콘택홀의 하부 오픈 면적을 확보하기 위해서이다.
그리고, 제2 및 제3 절연막(104, 106)의 식각은 CF계 가스(예: CF4, C2F6 또는 C3F8)에 산소(oxygen)를 첨가한 혼합가스로 진행하여 비트라인(BL)의 전도층을 감싸는 캡핑막, 예컨대 비트라인 하드마스크층 및 비트라인 스페이서(105)와의 식각선택비를 높인다.
그리고, 라인타입의 마스크는 KrF 또는 ArF 포토레지스트로 형성하는 것이 바람직하다.
다음으로, 도 4c에 도시된 바와 같이, 과도식각이 진행된 결과물 상에 콘택홀 스페이서용 박막 예컨대, 실리콘질화막을 형성한다.
이어서, 비등방식각 공정을 진행하여 콘택홀 스페이서(108)를 형성한다.
이 콘택홀 스페이서(108)는 비트라인 스페이서(105)의 양측에 형성되고, 제2 절연막(104)의 과도식각으로 인해 형성된 오픈부의 측벽에도 형성된다.
콘택홀 스페이서(108)는 비트라인 스페이서(105)가 절연막 식각시 손실되어 스토리지 노드 콘택플러그와 비트라인(BL)간의 쇼트(short)를 방지하고, 콘택홀 형성시 식각 베리어(barrier)의 역할을 한다.
다음으로, 도 4d에 도시된 바와 같이, 홈(107)의 저면을 등방성식각하여 확장한다.
등방성식각은 습식으로 진행하는데, 불소(fluorine)를 함유하는 케미컬(chemical)을 이용하고, 스핀(spin) 또는 스프레이(spray) 방식의 습식 스테이션(wet station)으로 진행하는 것이 바람직하다. 그리고, 불소를 함유하는 케미컬은 BOE(Buffer Oxide Etchant) 또는 불화수소(HF)일 수 있다.
다음으로, 도 4e에 도시된 바와 같이, 확장된 홈(107A)의 저면을 식각하여 랜딩플러그(103)를 노출시킨다.
확장된 홈(107A)의 저면을 식각하여 형성된 콘택홀(107B)은 일명 스토리지 노드 콘택홀이라 하며, 캐패시터(capacitor)의 하부전극인 스토리지 노드와 워드라인의 접합영역간을 연결하는 스토리지 노드 콘택플러그가 형성되는 영역이다.
확장된 홈(107A) 저면의 식각은 콘택홀 스페이서(108)를 일부 식각하여 홈(107A)의 오픈마진을 확보한 후에 진행될 수 있으며, 확장된 홈(107A) 저면의 식각은 BOE 용액을 이용하는 습식식각으로 진행하여 오픈마진을 더욱 확보한다.
또한, 비트라인(BL)의 하드마스크층의 손실을 최대한 감소시키기 위해 자기정렬 콘택의 식각 조건 즉, 산화막과 질화막의 높은 식각선택비를 적용하여 식각한다.
본 발명의 실시예를 정리해 보면, 스토리지 노드 콘택플러그와 랜딩플러그간의 접촉면적을 증가시켜 접촉저항을 감소시킨다.
또한, 종래보다 ArF 포토레지스트층을 마스크로 쓰는 공정 수를 감소시킬 수 있고, 상술한 스토리지 노드 콘택 패드의 형성 공정을 생략할 수 있어서, 전체적인 공정 스텝(step)이 감소되는 효과를 얻을 수 있다.
자세하게는, 라인 타입의 마스크를 이용할 경우 ArF 포토레지스트층보다 가격이 저렴한 KrF 포토레지스트층을 사용할 수 있고, 스토리지 노드 콘택 패드를 형성하기 위한 ArF 마스크의 생략으로 인해 경제적이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 스토리지 노드 콘택플러그와 랜딩플러그간의 접촉면적이 증가하여 접촉저항을 감소시킬 수 있는 효과를 얻을 수 있다.
또한, ArF 포토레지스트층을 사용하는 공정 및 스토리지 노드 콘택 패드를 형성하기 위한 공정의 생략으로 경제적인 효과도 얻을 수 있다.
따라서, 본 발명은 안정적이고 신뢰성 높은 반도체 소자를 제조할 수 있다.

Claims (13)

  1. 전도층이 형성된 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 복수 개의 도전패턴을 형성하는 단계;
    상기 도전패턴을 덮도록 상기 기판 상에 제2 절연막을 형성하는 단계;
    상기 도전패턴 사이의 상기 제2 절연막을 식각하되, 제1 절연막의 일부까지 과도식각하는 단계;
    상기 도전패턴의 측벽과 상기 과도식각으로 형성된 오픈부의 측벽에 스페이서를 형성하는 단계;
    상기 오픈부의 저면을 확장시키는 단계; 및
    확장된 오픈부의 저면을 식각하여 상기 전도층을 노출시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 도전패턴을 형성한 후에, 도전패턴의 양측벽에 도전패턴 스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 도전패턴 사이의 상기 제2 절연막을 식각하되, 제1 절연막의 일부까지 과도식각하는 단계 상기 도전패턴 스페이서와 높은 식각선택비로 진행하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제1 및 제2 절연막은 실리콘산화막 계열로 형성하고, 상기 도전패턴 스페이서는 실리콘질화막으로 형성하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 절연막의 식각은 CF계 가스에 산소(oxygen)를 첨가한 혼합가스로 진행하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 오픈부의 저면을 확장시키는 단계는 등방성 식각 공정으로 진행하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 오픈부의 저면을 확장시키는 단계는 불소(fluorine)를 함유하는 케미컬(chemical)로 진행하고, 스핀(spin) 또는 스프레이(spray) 방식의 습식 스테이션(wet station)으로 진행하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 불소를 함유하는 케미컬은 BOE(Buffer Oxide Etchant) 또는 불화수소(HF)인 반도체 소자 제조 방법.
  9. 제2항에 있어서,
    상기 도전패턴 스페이서는 10~90Å의 두께로 형성하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 도전패턴은 자신의 상부를 보호하는 막으로써, 금속막과 질화막이 순차적으로 적층된 하드마스크층을 포함하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 금속막은 텅스텐(W), 티타늄질화막(TiN), 알리미늄막(Al) 및 텅스텐질화막(WN) 중 어느하나 또는 이들의 적층막으로 형성하는 반도체 소자 제조 방법.
  12. 제1항에 있어서,
    상기 도전패턴 사이의 상기 제2 절연막을 식각하되, 제1 절연막의 일부까지 과도식각하는 단계는 라인 타입(line type)의 마스크를 이용하여 진행하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 라인 타입의 마스크는 KrF 또는 ArF 포토레지스트로 형성하는 반도체 소자 제조 방법.
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