KR20080035857A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드, 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 콘택 패드와 선택적으로 연결된 도전 라인, 도전 라인 사이의 제 2 층간 절연막 내에 형성되며 하부 폭이 확장된 확장 콘택 홀, 확장 콘택 홀의 내벽에 비대칭으로 형성된 콘택 스페이서 및 내벽에 콘택 스페이서가 형성된 확장 콘택 홀 내에 매립된 확장 콘택 플러그를 포함한다.
콘택 패드, 비대칭, 콘택 스페이서

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도로서, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도로서, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 10 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 활성 영역 110: 제 1 층간 절연막
112: 게이트 라인 114: 비트 라인용 콘택 패드
116: 스토리지 노드용 콘택 패드 120: 제 2 층간 절연막
122: 비트 라인용 콘택 홀 124: 비트 라인용 콘택 스페이서
132: 금속 배리어막 133: 비트 라인용 콘택 플러그
134: 비트 라인용 도전막 136: 비트 라인용 캡핑막
138: 비트 라인용 스페이서 140, 240: 제 3 층간 절연막
142, 242: 스토리지 노드용 콘택 홀
144, 244: 스토리지 노드용 확장 콘택 홀
152, 272: 마스크 패턴
162a, 162b, 252a, 254: 스토리지 노드용 콘택 스페이서
170, 280: 스토리지 노드용 콘택 플러그
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 콘택의 전기적 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자와 소자 또는 층과 층을 연결시키기 위한 콘택 홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트 비(aspect ratio)가 증가하여 사진 식각 공정시 콘택 홀의 정렬 마진(alignment margin)이 감소한다
이에 따라 스토리지 노드용 콘택인 매몰 콘택(BC: buried contact)의 사이즈 또한 감소하게 되어, 하부로 갈수록 폭이 점차 작아지거나 콘택 홀이 완전히 형성 되지 않으며, 저항이 증가하는 문제가 발생할 수 있다. 따라서 매몰 콘택의 사이즈를 증가시키기 위해 콘택 홀을 형성 후, 콘택 홀에 대해 습식 식각 공정을 수행함으로써 콘택 홀의 폭을 확장시킬 수 있었다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라 비트 라인의 사이즈 또한 작아져 확장된 매몰 콘택을 형성하기 위한 습식 식각 공정시 하부에 위치하는 패드의 절연 마진이 부족하여 인접한 패드의 일부를 노출시키게 된다. 이에 따라 식각액이 비트 라인과 하부의 콘택 패드를 연결하는 콘택(DC: Direct Contact)으로 침투하여 도전 물질이 식각될 수 있다.
따라서, 후속 공정시 비트 라인 하부의 콘택(DC) 일부에 절연 물질이 채워지거나, 매몰 콘택의 도전 물질로 채워져 원하지 않는 전기적 불량을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택의 전기적 불량을 방지할 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드, 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 콘택 패드와 선택적으로 연결된 도전 라인, 도전 라인 사이의 제 2 층간 절연막 내에 형성되며 하부 폭이 확장된 확장 콘택 홀, 확장 콘택 홀의 내벽에 비대칭으로 형성된 콘택 스페이서 및 내벽에 콘택 스페이서가 형성된 확장 콘택 홀 내에 매립된 확장 콘택 플러그를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 콘택 패드를 형성하고, 제 1 층간 절연막 상의 제 2 층간 절연막 상에 콘택 패드와 선택적으로 연결되는 도전 라인을 형성하고, 도전 라인 사이의 제 2 층간 절연막 내에 하부 폭이 확장된 확장 콘택 홀을 형성하고, 확장 콘택 홀의 내벽에 비대칭의 콘택 스페이서를 형성하고, 내벽에 콘택 스페이서가 형성된 확장 콘택 홀 내에 도전 물질을 매립하여 확장 콘택 플러그를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1, 도 2 및 도 3 내지 도 8을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃도이며, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도로서, 도 2의 셀 영역은 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(102)에 의해 활성 영역(104)이 정의되어 있으며, 반도체 기판(100) 상에는 일방향으로 연장된 다수의 게이트 라인(112)이 위치하고 있다. 그리고 게이트 라인(112)들 양측의 활성 영역(104) 내에는 불순물 영역(미도시)이 형성되어 있다.
이러한 게이트 라인(112)들 상에는 제 1 층간 절연막(110)이 위치하며, 게이트 라인(112)들 사이의 제 1 층간 절연막(110) 내에는 콘택 패드(114, 116)가 형성되어 있다. 콘택 패드(114, 116)는 고농도의 불순물이 도핑된 폴리 실리콘과 같은 도전 물질 또는 금속 물질로 형성되어 있다. 콘택 패드(114, 116)는 게이트 라인(112)에 대하여 자기 정렬된 콘택 패드(SAC: Self- Aligned Contact pad)일 수 있다.
이와 같은 콘택 패드(114, 116)는 반도체 기판(100) 내에 형성된 불순물 영 역(미도시)과 비트 라인(130) 및 스토리지 노드(미도시)를 각각 전기적으로 연결시킨다. 즉, 콘택 패드(114, 116)는 전기적 연결에 따라 비트 라인용 콘택 패드(114)와 스토리지 노드용 콘택 패드(116)로 구분할 수 있다.
그리고, 제 1 층간 절연막(110) 상에는 제 2 층간 절연막(120)이 위치하고 있으며, 제 2 층간 절연막(120) 내에는 비트 라인용 콘택 패드(114)를 노출시키는 비트 라인용 콘택 홀(122)이 형성되어 있다. 그리고 비트 라인용 콘택 홀(132)의 내벽에는 비트 라인용 콘택 스페이서(124)가 형성되어 있다. 비트 라인용 콘택 스페이서(132)는 질화물로 이루어질 수 있다.
내벽에 비트 라인 콘택 스페이서(124)를 갖는 비트 라인용 콘택 홀(122) 내에는 도전 물질로 이루어진 비트 라인 콘택 플러그(133)가 형성되어 있다. 비트 라인 콘택 플러그(133)가 금속막으로 이루어질 경우 금속막 하부에는 금속 배리어막(132)이 위치할 수 있다.
이 때, 금속 배리어막(132)은 하부의 비트 라인용 콘택 패드(114)와 접촉되므로, 금속 배리어막(132)과 비트 라인용 콘택 패드(114)의 계면에 금속 실리사이드막(미도시)이 형성된다.
그리고, 제 2 층간 절연막(120) 상에는 비트 라인 콘택 플러그(133)와 연결되고, 하부의 게이트 라인(112)과 수직 방향으로 연장된 다수의 비트 라인(130)이 형성되어 있다. 비트 라인(130)은 비트 라인용 도전막(134) 및 비트 라인 캡핑막(136)이 적층되어 있으며, 비트 라인용 도전막(134) 및 비트 라인 캡핑막(136)의 측벽에 스페이서(138)가 위치한다. 여기서, 비트 라인용 도전막(134)은 하부의 비 트 라인 콘택 플러그(133)와 마찬가지로 금속막일 수 있다.
그리고 비트 라인(130) 상에는 제 3 층간 절연막(140)이 위치하며, 제 2 및 제 3 층간 절연막(120, 140)에 걸쳐 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 스토리지 노드용 확장 콘택 홀(144)이 형성되어 있다. 스토리지 노드용 확장 콘택 홀(144)은 하부의 스토리지 노드용 콘택 패드(116)의 노출 면적이 증가되도록 하부 폭이 상부 폭보다 상대적으로 확장되어 있다.
보다 상세히 설명하면, 스토리지 노드용 확장 콘택 홀(144)은 비트 라인용 콘택 플러그(133)와 인접한 측벽이 직선 프로파일을 갖도록 형성되어 있다. 이와 같이 스토리지 노드용 확장 콘택 홀(144)의 일측벽이 직선 프로파일을 가지므로 인접한 비트 라인용 콘택 플러그(133) 및 비트 라인용 콘택 패드(114)가 스토리지 노드용 확장 콘택 홀(144)에 의해 노출되지 않는다. 그리고 반대편 측벽은 제 2 층간 절연막(120) 내에서 비트 라인(130) 방향으로 확장되어 곡선 프로파일을 갖는다. 즉, 스토리지 노드용 확장 콘택 홀(144)은 비대칭적인 측벽 프로파일을 갖는다.
스토리지 노드용 확장 콘택 홀(144)의 내벽에는 스토리지 노드용 콘택 스페이서(162a, 162b)가 스토리지 노드용 확장 콘택 홀(144)의 비대칭 측벽을 따라 형성되어 있다. 이에 따라 비트 라인용 콘택 플러그(133)와 인접한 스토리지 노드용 확장 콘택 홀의 내벽에는 직선 프로파일을 갖는 스토리지 노드용 콘택 스페이서(162b)가 형성되어 있다. 이와 반대편의 내벽에는 곡선 프로파일을 갖는 스토리지 노드용 콘택 스페이서(162a)가 형성되어 있다.
이와 같이 내벽에 비대칭적인 스토리지 노드용 콘택 스페이서(162a, 162b)가 형성된 스토리지 노드용 확장 콘택 홀(144)의 내부에는 도전 물질로 이루어진 스토리지 노드 콘택 플러그(170)가 형성되어 있다.
이와 같은 스토리지 노드용 콘택 플러그(170)는 비대칭적으로 형성된 스토리지 노드용 콘택 스페이서(162a, 162b)에 의해, 비트 라인용 콘택 패드(114)와 완전히 절연될 수 있다. 이에 따라 스토리지 노드용 콘택 패드(116)와의 접촉 면적을 증가시킴과 동시에, 인접한 비트 라인용 콘택 패드(114)와의 전기적 불량을 방지할 수 있다.
다음으로, 도 1, 도 3 내지 도 8 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
먼저, 도 3에 도시된 바와 같이, 반도체 기판(100)에 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 활성 영역(104)을 정의하는 소자 분리막(102)을 형성한다.
그리고, 활성 영역(104)이 정의된 반도체 기판(100) 상에 활성 영역(104)을 가로지르며 일 방향으로 연장된 다수의 게이트 라인(112)들을 형성한다.
이어서, 게이트 라인(112)들이 형성된 반도체 기판(100) 전면에 절연 물질을 증착하고, 화학 기계적 연마(CMP: Chemicl Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 상부를 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다. 제 1 층간 절연막(110)은 실리콘 산화물로 형성할 수 있다.
다음으로, 제 1 층간 절연막(110)에 통상의 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100) 내의 불순물 영역(미도시)을 노출시키는 콘택 홀(미도시)을 형성한다. 상기 콘택 홀을 형성시, 게이트 라인(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용하여 식각하게 되면, 콘택 홀들이 게이트 라인(112)에 대하여 자기 정렬(self-alignment)되면서 반도체 기판(100) 내의 불순물 영역(미도시)이 노출될 수 있다.
다음으로, 상기 콘택 홀이 형성된 제 1 층간 절연막(110) 전면에 고농도의 불순물로 도핑된 폴리실리콘과 같은 도전 물질 또는 금속 물질을 증착하여 상기 콘택 홀을 매립시키는 도전막을 형성한다. 이어서, 제 1 층간 절연막(110)의 상부가 노출될 때까지 도전막을 평탄화시킴으로써 제 1 층간 절연막(110) 내에 자기 정렬된 콘택 패드(114, 116)를 형성한다. 콘택 패드는 후속 공정에 따라 비트 라인용 콘택 패드(114) 또는 스토리지 노드용 콘택 패드(116)로 구분할 수 있다.
이어서, 제 1 층간 절연막(110) 및 콘택 패드(114, 116) 상에 절연 물질을 증착하여 제 2 층간 절연막(120)을 형성한다.
이 후, 제 2 층간 절연막(120)에 대해 통상의 사진 식각 공정을 실시하여 하부의 비트 라인용 콘택 패드(114)를 노출시키는 비트 라인용 콘택 홀(122)을 형성한다. 이 때, 비트 라인용 콘택 패드(114)의 일부까지 식각함으로써 비트 라인용 콘택 홀(132)이 비트 라인용 콘택 패드(114) 내로 리세스될 수도 있다.
이어서, 비트 라인용 콘택 홀(122)이 형성된 결과물 전면에 스페이서용 질화막을 증착하고 에치백하여 비트 라인용 콘택 홀(122)의 내벽에 비트 라인용 콘택 스페이서(124)를 형성한다.
그리고 나서, 내벽에 비트 라인용 콘택 스페이서(124)가 형성된 비트 라인용 콘택 홀(122) 내에 도전 물질을 매립시켜 비트 라인용 콘택 플러그(133)를 형성한다. 이 때, 도전 물질을 제 2 층간 절연막(120) 상부까지 충분히 두껍게 형성하고 평탄화하여 비트 라인용 도전막(134)을 동시에 형성할 수 있다.
보다 구체적으로, 비트 라인용 콘택 플러그(133)는 금속막으로 형성할 수 있으며, 금속막으로는 W, Cu 또는 Al 등과 같은 금속 물질로 형성될 수 있다. 그리고, 금속막을 형성하기 전 금속 물질의 확산을 방지하고 콘택 저항을 감소시키기 위한 금속 배리어막(132)을 얇게 형성한다. 금속 배리어막(132)으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성할 수 있다.
다음으로, 비트 라인용 도전막(134) 상에 캡핑막을 형성하고, 비트 라인용 도전막(134) 상에 캡핑막(136)을 패터닝하여 비트 라인(130)을 형성한다. 이 때, 패터닝된 비트 라인용 도전막(134) 및 캡핑막(136) 양측벽에 비트 라인용 스페이서(138)를 형성한다. 그리고 비트 라인(130) 형성시, 하부에 위치하는 게이트 라인(112)과 수직 방향으로 연장되게 형성하고, 하부의 비트 라인 콘택 플러그(133)와 전기적으로 연결되도록 패터닝한다.
이 후, 비트 라인(130)이 형성된 제 2 층간 절연막(120) 상에 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(140)을 형성한다. 제 3 층간 절연막(140)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 이루어질 수 있다.
다음으로, 도 4에 도시된 바와 같이, 제 3 층간 절연막(140) 상에 하부의 스토리지 노드용 콘택 패드(116)를 노출시키기 위한 마스크 패턴(미도시)을 형성한다. 그리고 상기 마스크 패턴을 이용하여 제 2 및 제 3 층간 절연막(120, 140)을 건식 식각함으로써 스토리지 노드용 콘택 패드(116)의 일부를 노출시키는 폭이 좁은 스토리지 노드용 콘택 홀(142)을 형성한다. 이와 같이 형성된 스토리지 노드용 콘택 홀(142)은 종횡비(aspect ratio)가 크기 때문에 하부로 갈수록 폭이 좁아진다.
그리고 나서, 도 5에 도시된 바와 같이, 스토리지 노드용 콘택 홀(142)을 완전히 매립시키도록 제 3 층간 절연막(140) 상에 마스크막(150)을 형성한다. 마스크막(150)으로는 포토레지스트를 도포하여 형성할 수 있을 것이다.
이 후, 도 6에 도시된 바와 같이, 마스크막(150)에 포토 공정을 수행하여 스토리지 노드용 콘택 홀(142)의 일측벽을 덮는 마스크 패턴(152)을 형성한다. 구체적으로, 마스크 패턴(152)은 제 2 층간 절연막(120) 내에 형성된 비트 라인용 콘택 플러그(133)와 인접한 스토리지 노드용 콘택 홀(142)의 일측벽을 덮는다. 이에 따라 비트 라인용 콘택 플러그(133)와 인접한 제 2 층간 절연막(120)이 후속 공정으로부터 손상되어 비트 라인용 콘택 패드(114)가 노출되는 것을 방지할 수 있다.
이와 같이 마스크 패턴(152)을 형성한 후, 도 7에 도시된 바와 같이, 노출된 스토리지 노드용 콘택 홀(142)에 대해 등방성 식각 공정을 수행한다. 이에 따라 하 부 폭이 좁은 스토리지 노드용 콘택 홀(142)의 하부 폭이 증가되어 스토리지 노드용 콘택 패드(116)의 노출 면적이 증가될 수 있다. 이 때, 등방성 식각으로는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 또는 불산 용액(HF) 등과 같은 식각액을 이용한 습식 식각 공정을 수행할 수 있다.
이와 같이 스토리지 노드용 확장 콘택 홀(144)을 형성할 때, 비트 라인용 콘택 플러그(133)와 인접한 측벽은 마스크 패턴(152)에 의해 습식 식각 공정이 저지된다. 따라서 스토리지 노드용 확장 콘택 홀(144)에 의해 비트 라인용 콘택 패드(114)가 노출되는 것을 방지할 수 있다.
이 후, 마스크 패턴(152)을 제거함으로써 비대칭적인 측벽을 갖는 스토리지 노드용 확장 콘택 홀(144)이 완성된다. 즉, 비트 라인용 콘택 플러그(133)와 인접한 측벽은 건식 식각 공정에 의해 형성된 직선 프로파일을 갖는다. 그리고 반대편 측벽은 습식 공정에 의해 형성된 곡선 프로파일을 갖게 된다.
다음으로, 도 8에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(144)의 표면을 따라 컨포말하게 질화막을 증착하고 에치백하여 스토리지 노드용 콘택 스페이서(162a, 162b)를 형성한다.
이 때, 스토리지 노드용 확장 콘택 홀(144)의 측벽이 비대칭적으로 형성되어 있으므로, 스토리지 노드용 콘택 스페이서(162a, 162b) 또한 비대칭으로 형성된다. 즉, 비트 라인용 콘택 플러그(133)와 인접한 측벽에 직선 프로파일을 갖는 콘택 스페이서(162b)가 형성되고, 반대편 측벽에는 곡선 프로파일을 갖는 콘택 스페이 서(162a)가 형성된다.
이 후, 도 2에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(144) 내부를 도전 물질 또는 금속 물질로 충진시키고 평탄화여 스토리지 노드 콘택 플러그(170)를 완성한다. 즉, 비트 라인 콘택 플러그(133) 및 비트 라인용 콘택 패드(114)의 손상을 방지하면서 하부의 스토리지 노드용 콘택 패드(116)와의 접촉 면적이 증가된 스토리지 노드용 콘택 플러그(170)를 형성할 수 있다.
이하, 도 1, 도 9 및 도 10 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
먼저, 도 1 및 도 9를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 구조에 대해 설명하면 다음과 같다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도로서, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 1 및 도 9에 도시된 바와 같이, 비트 라인(130) 하부의 구조물은 본 발명의 일 실시예에서 도 2를 참조하여 설명한 구조와 동일하므로 중복 설명을 피하기 위해 이에 대한 설명은 생략하기로 한다.
즉, 비트 라인(130) 상에는 제 3 층간 절연막(240)이 위치하며, 제 2 및 제 3 층간 절연막(120, 240)에 걸쳐 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 스토리지 노드용 확장 콘택 홀(144)이 형성되어 있다. 스토리지 노드용 확장 콘택 홀(244)은 하부의 스토리지 노드용 콘택 패드(116)의 노출 면적이 증가되도록 하부 폭이 상부 폭보다 상대적으로 확장되어 있다. 그리고 스토리지 노드용 확장 콘택 홀(244)은 제 2 층간 절연막(120) 내에서 비트 라인용 콘택 홀(122) 내벽의 비트 라인용 콘택 스페이서(124)까지 노출시킬 수 있다. 그리고 스토리지 노드용 확장 콘택 홀(244)을 비트 라인용 콘택 플러그(133)와 연결되는 비트 라인용 콘택 패드(114)의 표면 일부를 노출시킬 수도 있다.
이와 같은 스토리지 노드용 확장 콘택 홀(244)의 내벽에는 스토리지 노드용 콘택 스페이서(252a, 254)가 형성되어 있다. 스토리지 노드용 콘택 스페이서(252a, 254)는 스토리지 노드용 확장 콘택 홀(244)에 의해 노출되는 비트 라인용 콘택 패드(114)의 표면을 절연시키기 위해 비대칭적으로 형성되어 있다.
보다 상세히 설명하면, 스토리지 노드용 콘택 스페이서(252a, 254)는 비트 라인용 콘택 스페이서(124)를 노출시키는 스토리지 노드용 확장 콘택 홀(244)의 측벽에 이중 스페이서(254)로 형성되어 있다. 이중 스페이서(254)는 질화막 및 산화막이 순차적으로 적층된 구조를 갖는다. 그리고 이중 스페이서(254)가 형성된 측벽의 다른 측벽에는 질화막으로 이루어진 단일 스페이서(252a)가 형성되어 있다. 이에 따라 스토리지 노드용 확장 콘택 홀(244)에 의해 노출되는 비트 라인 콘택 패드(114)를 절연시킬 수 있다.
이와 같이 내벽에 비대칭적인 스토리지 노드용 콘택 스페이서(252a, 254)가 형성된 스토리지 노드용 확장 콘택 홀(244)의 내부에는 도전 물질로 이루어진 스토리지 노드 콘택 플러그(280)가 형성되어 있다.
이 때, 스토리지 노드용 콘택 플러그(280)는 이중 스페이서(254)에 의해 비트 라인용 콘택 패드(114)와 완전히 절연될 수 있다. 그러므로 스토리지 노드용 콘 택 플러그(280)는 스토리지 노드용 콘택 패드(116)와의 접촉 면적이 증가됨과 동시에, 인접한 비트 라인용 콘택 패드(114)와의 전기적 불량을 방지할 수 있다.
다음으로, 도 1 및 도 10 내지 도 17 및 도 9를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 10 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 10에 도시된 바와 같이, 비트 라인(130) 및 비트 라인(130) 하부의 구조물을 형성하는 방법은 본 발명의 일 실시예에서 도 3을 참조하여 설명한 방법과 동일하므로 중복 설명을 피하기 위해 이에 대한 설명은 생략하기로 한다.
따라서, 제 2 층간 절연막(120) 상에 비트 라인(130)을 형성한 후 제 2 층간 절연막 상에 비트 라인(130)을 덮는 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(240)을 형성한다.
그리고 나서, 도 11에 도시된 바와 같이, 제 3 층간 절연막(240) 상에 스토리지 노드용 콘택 패드(116)를 노출시키기 위한 마스크 패턴(미도시)을 형성한다. 그리고 상기 마스크 패턴을 이용하여 제 2 및 제 3 층간 절연막(120, 240)을 건식 식각함으로써 스토리지 노드용 콘택 패드(116)의 일부를 노출시키는 스토리지 노드용 콘택 홀(242)을 형성한다. 이와 같이 형성되는 스토리지 노드용 콘택 홀(242)은 종횡비가 크기 때문에 하부로 갈수록 폭이 좁아진다.
따라서, 스토리지 노드용 콘택 패드(116)의 노출 면적을 증가시키기 위해 도 12에 도시된 바와 같이, 스토리지 노드용 콘택 홀(242)에 대해 등방성 식각 공정을 수행한다. 이 때, 등방성 식각 공정으로는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 또는 불산 용액(HF)과 같은 식각액을 이용하여 습식 식각을 수행할 수 있을 것이다.
이에 따라 도 12에 도시된 바와 같이, 스토리지 노드용 콘택 홀(242)의 하부가 비트 라인(130) 방향으로 확장되어 스토리지 노드용 확장 콘택 홀(144)이 형성된다. 이와 같은 스토리지 노드용 확장 콘택 홀(144)은 비트 라인용 콘택 스페이서(124)까지 노출시킬 수 있으며, 비트 라인용 콘택 플러그(133)와 연결되는 비트 라인 콘택 패드(114)의 표면 일부를 노출시킬 수도 있다.
따라서, 도 13에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(244)에 의해 노출된 비트 라인용 콘택 패드(114)의 표면을 덮는 질화막(250) 및 산화막(260)을 순차적으로 형성한다. 여기서, 질화막(250) 및 산화막(260)은 스토리지 노드용 확장 콘택 홀(244) 및 제 3 층간 절연막(240)의 표면을 따라 컨포말하게 형성한다.
그리고 나서, 도 14에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(244)을 완전히 매립시키도록 산화막(260) 상에 마스크막(270)을 형성한다. 마스크막(270)으로는 포토레지스트를 도포하여 형성할 수 있을 것이다.
이 후, 도 15에 도시된 바와 같이, 마스크막(150)에 포토 공정을 수행하여 스토리지 노드용 확장 콘택 홀(244)의 일측벽을 덮는 마스크 패턴(172)을 형성한다. 구체적으로, 마스크 패턴(172)은 제 2 층간 절연막(120) 내에 형성된 비트 라 인용 콘택 플러그(133)와 인접한 스토리지 노드용 콘택 홀(142)의 일측벽을 덮도록 형성된다. 즉, 마스크 패턴(272)은 비트 라인용 콘택 플러그(114) 및 비트 라인용 콘택 플러그(133) 상에 위치하는 비트 라인(130)을 감싸도록 형성된다.
그리고 나서, 도 16에 도시된 바와 같이, 마스크 패턴(272)을 식각 마스크로 이용하여 산화막(260)을 식각하여 산화막 패턴(262)을 형성한다. 여기서 산화막(260)에 대해 습식 식각 공정을 수행하여 산화막 패턴(262)을 형성할 수 있다. 이러한 산화막 패턴(262)은 비트 라인용 콘택 플러그(114) 및 비트 라인용 콘택 플러그(133) 상에 위치하는 비트 라인(130)을 감싸는 형태를 갖게 된다.
이 후, 마스크 패턴(272)을 제거하고, 도 17에 도시된 바와 같이, 산화막 패턴(262) 및 질화막(250)을 이방성 식각하여 스토리지 노드용 확장 콘택 홀(244)의 내벽에 스토리지 노드용 콘택 스페이서(254, 252a)를 형성한다.
여기서, 비트 라인용 콘택 플러그(133)와 인접한 스토리지 노드용 확장 콘택 홀(244)의 측벽에는 질화막(252b) 및 산화막(262a)이 적층된 이중 스페이서 형태의 스토리지 노드용 콘택 스페이서(254)가 형성된다. 그리고 이중 스페이서가 형성된 측벽의 반대편에는 질화막으로 이루어진 단일 스페이서 형태의 스토리지 노드용 콘택 스페이서(252a)가 형성된다. 즉, 스토리지 노드용 확장 콘택 홀(244)의 내벽에 비대칭 형태의 스토리지 노드용 콘택 스페이서(252a, 254)를 형성한다.
이에 따라 비트 라인용 콘택 플러그(133) 및 비트 라인용 콘택 패드(113)와 인접한 스토리지 노드용 확장 콘택 홀(244)의 측벽에 두꺼운 이중 스페이서가 위치하므로 비트 라인용 콘택 패드(113)를 완전히 절연시킬 수 있다.
이 후, 도 9에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(244) 내부를 도전 물질 또는 금속 물질로 충진시키고 평탄화여 스토리지 노드 콘택 플러그(280)를 완성한다. 이 때, 스토리지 노드용 콘택 플러그(280)와 비트 라인용 콘택 플러그(133) 및 비트 라인용 콘택 패드(114) 사이에 이중 스페이서 형태의 스토리지 노드용 콘택 스페이서(254)가 위치한다. 그러므로 스토리지 노드용 콘택 플러그(280)와 비트 라인용 콘택 패드(114)가 전기적으로 절연될 수 있다. 즉, 하부의 스토리지 노드용 콘택 패드(116)와의 접촉 면적을 증가시키면서, 비트 라인용 콘택 플러그(133) 및 비트 라인용 콘택 패드(114)와의 전기적 불량을 방지할 수 있는 스토리지 노드용 콘택 플러그(280)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 스토리지 노드용 확장 콘택 홀의 내벽에 비대칭으로 스토리지 노드용 콘택 스페이서를 형성함으로써, 하부의 스토리지 노드용 콘택 패드와의 접촉 면적을 증가시키면서, 비트 라인용 콘택 플러그 및 비트 라인용 콘택 패드와의 전기적 불량을 방지할 수 있는 스토리지 노드용 콘택 플러그를 형성할 수 있다.

Claims (16)

  1. 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드;
    상기 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 상기 콘택 패드와 선택적으로 연결된 도전 라인;
    상기 도전 라인 사이의 상기 제 2 층간 절연막 내에 형성되며 하부 폭이 확장된 확장 콘택 홀;
    상기 확장 콘택 홀의 내벽에 비대칭으로 형성된 콘택 스페이서; 및
    내벽에 상기 콘택 스페이서가 형성된 상기 확장 콘택 홀 내에 매립된 확장 콘택 플러그를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 층간 절연막 내에 형성되어 상기 콘택 패드와 상기 도전 라인을 선택적으로 연결하는 콘택 플러그를 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 콘택 스페이서의 일측은 직선 프로파일을 갖으며, 다른 일측은 곡선 프로파일을 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 콘택 스페이서의 일측은 상기 콘택 플러그와 인접한 반도체 소자.
  5. 제 2 항에 있어서,
    상기 콘택 스페이서의 일측은 이중 스페이서로 형성되고, 상기 콘택 스페이서의 다른 일측은 단일 스페이서로 형성된 반도체 소자.
  6. 제 5 항에 있어서,
    상기 콘택 스페이서의 상기 이중 스페이서는 상기 콘택 플러그와 인접한 반도체 소자.
  7. 제 6 항에 있어서,
    상기 이중 스페이서는 질화막 및 산화막이 순차적으로 적층되어 형성되고, 상기 단일 스페이서는 질화막으로 형성된 반도체 소자.
  8. 반도체 기판 상의 제 1 층간 절연막 내에 콘택 패드를 형성하고,
    상기 제 1 층간 절연막 상의 제 2 층간 절연막 상에 상기 콘택 패드와 선택적으로 연결되는 도전 라인을 형성하고,
    상기 도전 라인 사이의 상기 제 2 층간 절연막 내에 하부 폭이 확장된 확장 콘택 홀을 형성하고,
    상기 확장 콘택 홀의 내벽에 비대칭의 콘택 스페이서를 형성하고,
    내벽에 상기 콘택 스페이서가 형성된 상기 확장 콘택 홀 내에 도전 물질을 매립하여 확장 콘택 플러그를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전 라인을 형성하기 전, 상기 콘택 패드와 상기 도전 라인을 선택적으로 연결하는 콘택 플러그를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 확장 콘택 홀을 형성하는 것은,
    상기 도전 라인 사이의 상기 제 2 층간 절연막 내에 상기 콘택 패드를 노출시키는 콘택 홀을 형성하고,
    상기 콘택 홀의 일측벽을 덮는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 콘택 홀의 다른 일측벽을 습식 식각하고,
    상기 마스크 패턴을 제거하여 비대칭 측벽을 갖으며 하부 폭이 확장된 상기 확장 콘택 홀을 완성하는 것을 포함하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서, 상기 마스크 패턴을 형성하는 것은,
    상기 콘택 플러그와 인접한 상기 콘택 홀의 일측벽을 덮는 반도체 소자 제조 방법.
  12. 제 10 항에 있어서,
    상기 콘택 스페이서는 상기 비대칭 측벽을 갖는 확장 콘택 홀의 일측벽에 직선 프로파일로 형성되고, 상기 확장 콘택 홀의 다른 일측벽에 곡선 프로파일로 형성되는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 콘택 스페이서는 질화막으로 형성되는 반도체 소자 제조 방법.
  14. 제 9 항에 있어서, 상기 확장 콘택 홀을 형성하는 것은,
    상기 도전 라인 사이의 상기 제 2 층간 절연막 내에 상기 콘택 패드를 노출시키는 콘택 홀을 형성하고,
    상기 콘택 홀을 습식 식각하여 하부 폭이 확장된 확장 콘택 홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서, 상기 콘택 스페이서를 형성하는 것은,
    상기 확장 콘택 홀의 일측벽에 이중 스페이서를 형성하고, 다른 일측벽에 단일 스페이서를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서, 상기 콘택 스페이서를 형성하는 것은,
    상기 확장 콘택 홀을 따라 컨포말하게 질화막 및 산화막을 순차적으로 적층 하고,
    상기 산화막 상에 상기 확장 콘택 홀의 일측벽을 덮는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 산화막을 식각하여 산화막 패턴을 형성하고,
    상기 마스크 패턴을 제거하고, 상기 산화막 패턴 및 상기 질화막을 이방성 식각하여 상기 확장 콘택 홀의 일측벽에 상기 이중 스페이서를 형성하고, 다른 일측벽에 상기 단일 스페이서를 형성하는 것을 포함하는 반도체 소자 제조 방법.
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