KR20120066850A - 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 랜딩플러그와 비트라인 사이의 콘택저항 증가, 인접한 스토리지노드콘택플러그간의 쇼트, 비트라인과 활성영역 사이의 쇼트 및 스토리지노드콘택플러그와 활성영역 사이의 쇼트를 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 랜딩플러그를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 저면에 식각방지막을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및 상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하고, 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다. 그리고, 도 3a 내지 도 3c는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.
매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 다마신패턴(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다.
도 2d에 도시된 바와 같이, 다마신패턴(20) 측벽에 비트라인스페이서(21)를 형성하고, 다마신패턴(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 다마신패턴(20)을 매립하는 실링막(23)을 형성한다.
종래기술에서는 스토리지노드콘택플러그(19A) 형성공정시 인접한 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 다마신패턴(20) 형성공정시 분리하는 방법을 사용하여 스토리지노드콘택플러그(19A)를 형성한다. 이때, 스토리지노드콘택플러그(19A)를 형성하기 위한 다마신패턴(20) 형성공정시 서로 다른 물질로 이루어진 층간절연막(18)과 스토리지노드콘택플러그용 도전막(19)을 동시에 식각하여 형성하기 때문에 반도체 장치의 신뢰성을 저하시키는 문제점이 발생한다.
구체적으로, 층간절연막(18)과 스토리지노드콘택플러그용 도전막(19) 사이의 식각선택비 차이(또는 식각속도 차이)로 인하여 다마신패턴(20)의 바텀선폭(Bottom CD)이 감소하여 하드마스크패턴(14) 즉, 랜딩플러그와 비트라인(22) 사이에 콘택저항이 증가하는 문제점이 발생하거나(도 3a의 도면부호 'A' 참조), 또는 스토리지노드콘택플러그용 도전막(19)이 충분히 식각되지 않아 인접한 스토리지노드콘택플러그(19A) 사이가 전기적으로 분리되지 않는 문제점이 발생한다(도 3b의 도면부호 'B' 참조).
상술한 랜딩플러그와 비트라인(22) 사이에 콘택저항 증가 및 스토리지노드콘택플러그(19A)간 쇼트를 방지하기 위하여 다마신패턴(20) 형성공정시 과도식각(Over etch)을 진행하게 되면, 랜딩플러그로 작용하는 하드마스크패턴(14) 및 소자분리막(12)의 손실량이 증가하여 비트라인(22) 및 스토리지노드콘택플러그(19A)와 활성영역(13) 사이에 쇼트가 발생하는 문제점이 있다(도 3c의 도면부호 'C' 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩플러그와 비트라인 사이의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 인접한 스토리지노드콘택플러그간 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 비트라인 및 스토리지노드콘택플러그와 활성영역 사이에 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 랜딩플러그를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 저면에 식각방지막을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및 상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하고, 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 랜딩플러그를 형성하는 단계; 상기 기판상에 비트라인예정지역을 덮는 식각방지막을 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및 상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하고, 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판상에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 상에 식각방지막을 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 상기 식각방지막이 노출될때까지 상기 층간절연막 및 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 식각방지막을 형성함으로써, 랜딩플러그와 비트라인 사이의 콘택저항 증가, 인접한 스토리지노드콘택플러그 간의 쇼트, 비트라인과 활성영역 사이의 쇼트 및 스토리지노드콘택플러그와 활성영역 사이의 쇼트를 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 내지 도 3c는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 내지 도 3c는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 구체적으로, 후술할 본 발명은 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치 또는 매립게이트(Buried Gate)를 구비한 반도체 장치를 제조함에 있어서, 랜딩플러그와 비트라인 사이의 콘택저항 증가, 인접한 스토리지노드콘택플러그간의 쇼트, 비트라인과 활성영역 사이의 쇼트 및 스토리지노드콘택플러그와 활성영역 사이의 쇼트를 방지할 수 있는 반도체 장치의 제조방법을 제공한다.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도로, 도 1에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 것이다.
도 4a에 도시된 바와 같이, 기판(31) 상에 하드마스크패턴(32)을 이용하여 사선방향으로 배채된 복수개의 활성영역(34)을 정의하는 소자분리막(33)을 형성한다. 이때, 하드마스크패턴(32)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(32)은 실리콘막(예컨대, 폴리실리콘막)으로 형성할 수 있다.
다음으로, 기판(31)에 소자분리막(33)과 활성영역(34)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(미도시)를 형성한다. 매립게이트는 기판(31)에 형성된 트렌치(미도시), 트렌치 표면상에 형성된 게이트절연막(미도시), 트렌치를 일부 매립하는 게이트전극(미도시) 및 게이트전극 상에서 나머지 트렌치를 매립하는 실링막(미도시)을 포함한다.
상술한 매립게이트 형성공정이 완료된 시점에서 잔류하는 하드마스크패턴(32)은 랜딩플러그로 작용하며, 기판(31)에 매립된 형태를 갖는다. 이하, 설명의 편의를 위하여 하드마스크패턴(32)을 '랜딩플러그(32)'로 변경하여 표기하기로 한다.
다음으로, 기판(31) 상에 층간절연막(35)을 형성한다. 층간절연막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 일례로, 층간절연막(35)은 산화막 예컨대, BPSG(Borophospho Silicate Glass)로 형성할 수 있다.
도 4b에 도시된 바와 같이, 층간절연막(35)을 선택적으로 식각하여 인접한 활성영역(34) 상의 랜딩플러그(32)를 동시에 노출시키는 스토리지노드콘택홀(SNC, 36)을 형성한다.
다음으로, 스토리지노드콘택홀(36)을 포함한 구조물 표면을 따라 식각방지막(37)을 형성한다. 식각방지막(37)은 후속 공정간 랜딩플러그(32)를 포함한 하부구조물이 손상(또는 손실)되는 것을 방지하는 역할을 수행하는 것으로, 금속성막으로 형성할 수 있다. 일례로, 식각방지막(37)은 티타늄막(Ti) 또는 티타늄질화막(TiN)으로 이루어진 단일막으로 형성하거나, 또는 티타늄막과 티타늄질화막이 적층된 적층막(Ti/TiN)으로 형성할 수 있다.
식각방지막(37)은 스토리지노드콘택홀(36) 저면 및 상부면에 형성되는 두께보다 스토리지노드콘택홀(36)의 측벽에 형성되는 두께가 더 얇도록 형성한다. 이를 위해, 식각방지막(37)은 단차피복성을 용이하게 제어할 수 있는 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 사용하여 형성한다.
도 4c에 도시된 바와 같이, 열처리를 실시하여 랜딩플러그로 작용하는 하드마스크패턴(32) 상에 오믹콘택층(38)을 형성한다. 오믹콘택층(38)은 후속 공정을 통해 형성된 스토리지노드콘택플러그와 랜딩플러그(32) 사이의 콘택저항을 감소시키는 역할을 수행한다.
오믹콘택층(38)은 열처리를 통해 실리콘막을 포함하는 랜딩플러그(32)와 금속성막을 포함하는 식각방지막(37)을 반응시켜 금속실리사이드막 예컨대, 티타늄실리사이드(TiSi2)으로 형성할 수 있다. 오믹콘택층(38)을 형성하기 위한 열처리는 500℃ 내지 1000℃ 범위의 온도에서 실시할 수 있다. 한편, 경우에 따라 오믹콘택층(38) 형성공정을 생략할 수도 있다.
도 4d에 도시된 바와 같이, 후속 공정을 통해 형성될 스토리지노드콘택플러그가 식각방지막(37)에 의하여 쇼트가 발생하는 것을 방지하기 위하여 스토리지노드콘택홀(36) 측벽에 형성된 식각방지막(37)을 선택적으로 제거하는 식각공정을 실시한다.
식각공정은 기형성된 구조물이 손상되는 것을 방지하고, 스토리지노드콘택홀(36) 측벽에 형성된 식각방지막(37)만을 선택적으로 제거하기 위하여 습식식각법을 사용하여 실시한다. 이때, 식각용액으로는 황산(H2SO4)과 과수(H2O2)가 혼합된 혼합용액을 사용할 수 있으며, 식각효율을 향상시키기 위해 황산과 과수를 1:1(H2SO4:H2O2) 내지 100:1(H2SO4:H2O2) 범위의 비율로 혼합할 수 있다. 여기서, 스토리지느드콘택홀(36)의 측벽에 형성된 식각방지막(37)은 스토리지노드콘택홀(36)의 저면 및 층간절연막(35)의 상부에 형성된 식각방지막(37)보다 상대적으로 얇은 두께를 갖기 때문에 상술한 황산과 과수가 혼합된 혼합용액을 이용한 식각공정을 통해 선택적으로 제거할 수 있다.
도 4e에 도시된 바와 같이, 스토리지노드콘택홀(36)을 매립하는 스토리지노드콘택플러그용 도전막(39)을 형성한다. 스토리지노드콘택플러그용 도전막(39)은 실리콘막 예컨대, 폴리실리콘막으로 형성할 수 있다.
스토리지노드콘택플러그용 도전막(39)은 스토리지노드콘택홀(36)을 완전히 매립하도록 기판(31) 전면에 도전막(예컨대, 폴리실리콘막)을 형성한 다음, 층간절연막(36) 표면이 노출될때까지 평탄화공정을 실시하여 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)으로 실시할 수 있다.
도 4f에 도시된 바와 같이, 스토리지노드콘택플러그용 도전막(39)이 형성된 층간절연막(35) 상에 비트라인용 하드마스크패턴(44)을 형성한다.
다음으로, 비트라인용 하드마스크패턴(44)을 식각장벽으로 층간절연막(35) 및 스토리지노드콘택플러그용 도전막(39)을 식각하여 다마신패턴(40)을 형성함과 동시에 스토리지노드콘택플러그(39A)를 형성한다. 다마신패턴(40)은 매립게이트와 교차하는 방향으로 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 라인타입의 패턴으로 활성영역(34) 중앙부 상의 랜딩플러그(32)를 노출시킨다.
다마신패턴(40)을 형성하기 위한 식각공정은 비트라인용 하드마스크패턴(44)을 식각장벽으로 스토리지노드콘택플러그용 도전막(39)을 식각하는 제1식각을 실시한 다음, 연속해서 층간절연막(35)을 식각하는 제2식각을 순차적으로 실시하여 형성할 수 있다.
제1식각은 층간절연막(35)에 대한 식각속도보다 스토리지노드콘택플러그용 도전막(39)에 대한 식각속도가 빠른 식각가스를 사용하여 식각방지막(37)이 노출될때까지 스토리지노드콘택플러그용 도전막(39)을 식각한다. 제1식각시 식각가스로는 브롬화수소(HBr)와 염소가스(Cl2)가 혼합된 혼합가스를 사용할 수 있다. 이때, 식각방지막(37)으로 인하여 인접한 스토리지노드콘택플러그(39A) 사이가 완전히 분리되도록 충분한 과도식각을 진행하여도 소자분리막(33)이 손상(또는 손실)되는 것을 방지할 수 있다.
제2식각은 스토리지노드콘택플러그용 도전막(39)보다 층간절연막(35)에 대한 식각속도가 더 빠른 식각가스를 사용하여 랜딩플러그로 작용하는 하드마스크패턴(32)이 노출될때까지 층간절연막(35)을 식각한다. 제2식각시 식각가스로는 CHF3가스, CF4가스 및 아르곤가스가 혼합된 혼합가스를 사용할 수 있다. 이때, 제1식각시 형성된 다마신패턴(40) 저면에 잔류하는 식각방지막(37)으로 인해 제2식각시 소자분리막(33)이 손상(또는 손실)되는 것을 방지할 수 있으며, 식각선택비를 갖는 식각가스를 이용하여 층간절연막(35)을 식각하기 때문에 다마신패턴(40)의 바텀선폭을 확보하기 위해 과도식각을 진행하여도 노출된 하드마스크패턴(32)의 손상(또는 손실)을 최소화시킬 수 있다. 아울러, 제2식각시 충분한 바텀선폭을 확보할 수 있기 때문에 후속 공정을 통해 형성될 비트라인과 랜딩플러그(32) 사이의 콘택저항을 감소시킬 수 있다.
도 4g에 도시된 바와 같이, 다마신패턴(40)로 인해 노출된 식각방지막(37)을 제거한다. 식각방지막(37)은 건식식각 또는 습식식각으로 제거할 수 있다. 이때, 잔류하는 식각방지막(37)을 제거하는 것은 비트라인이 형성될 공간을 증대시키기 위함이다.
다음으로, 비트라인용 하드마스크패턴(44)을 제거한다.
도 4h에 도시된 바와 같이, 다마신패턴(40) 양측벽에 비트라인스페이서(41)를 형성한다. 비트라인스페이서(41)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 다마신패턴(40)을 일부 매립하는 비트라인(42)을 형성한다. 비트라인(42)은 금속성막으로 형성할 수 있다. 비트라인(42)은 다마신패턴(40)을 매립하도록 기판(31) 전면에 금속성막을 형성한 후에 전면식각공정으로 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 나머지 다마신패턴(40)을 매립하는 실링막(43)을 형성한다. 실링막(43)은 절연막으로 형성할 수 있다.
상술한 바와 같이, 본 발명의 제1실시예는 식각방지막(37)을 형성함으로서, 랜딩플러그(32)와 비트라인(42) 사이의 콘택저항 증가, 인접한 스토리지노드콘택플러그(39A) 간의 쇼트, 비트라인(42)과 활성영역(34) 사이의 쇼트 및 스토리지노드콘택플러그(39A)와 활성영역(34) 사이의 쇼트를 방지할 수 있다.
한편, 본 발명의 제1실시예의 변형예로서, 기판(31)에 매립된 형태의 랜딩플러그(32)를 형성한 이후에 기판(31) 전면에 식각방지막(37)을 형성하고, 비트라인예정지역에만 식각방지막(37)이 잔류하도록 식각방지막(37)을 선택적으로 식각한 이후에 층간절연막(35) 형성, 스토리지노드콘택홀(36) 형성, 스토리지노드콘택플러그용 도전막(39) 형성 및 다마신패턴(40) 형성을 진행하여도 본 발명의 제1실시예와 동일한 효과를 구현할 수 있다. 이때, 비트라인예정지역에만 식각방지막(37)이 잔류하도록 식각방지막(37)을 식각하기 위해 비트라인용 하드마스크패턴(44)을 인버젼시킨 마스크패턴을 이용할 수 있다.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도로, 도 1에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 것이다.
도 5a에 도시된 바와 같이, 기판(61) 상에 하드마스크패턴(62)을 이용하여 사선방향으로 배채된 복수개의 활성영역(64)을 정의하는 소자분리막(63)을 형성한다. 이때, 하드마스크패턴(62)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(62)은 실리콘막(예컨대, 폴리실리콘막)으로 형성할 수 있다.
다음으로, 기판(61)에 소자분리막(63)과 활성영역(64)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(미도시)를 형성한다. 매립게이트는 기판(61)에 형성된 트렌치(미도시), 트렌치 표면상에 형성된 게이트절연막(미도시), 트렌치를 일부 매립하는 게이트전극(미도시) 및 게이트전극 상에서 나머지 트렌치를 매립하는 실링막(미도시)을 포함한다.
상술한 매립게이트 형성공정이 완료된 시점에서 잔류하는 하드마스크패턴(62)은 랜딩플러그로 작용하며, 기판(61)에 매립된 형태를 갖는다. 이하, 설명의 편의를 위하여 하드마스크패턴(62)를 '랜딩플러그(62)'로 변경하여 표기한다.
다음으로, 랜딩플러그(62)를 소정 두께 리세스(recess)하여 홈(65)을 형성한다.
도 5b에 도시된 바와 같이, 랜딩플러그(62) 상에 홈(65)을 매립하는 식각방지막(66)을 형성한다. 식각방지막(66)은 후속 공정간 랜딩플러그(62)가 손상(또는 손실)되는 것을 방지하는 역할을 수행한다. 아울러, 식각방지막(66)은 랜딩플러그(62)의 일부로 작용하기 때문에 도전물질로 형성한다. 따라서, 식각방지막(66)은 금속성막으로 형성할 수 있다. 일례로, 식각방지막(66)은 티타늄막(Ti) 또는 티타늄질화막(TiN)으로 이루어진 단일막으로 형성하거나, 또는 티타늄막과 티타늄질화막이 적층된 적층막(Ti/TiN)으로 형성할 수 있다. 식각방지막(66)은 홈(65)을 매립하도록 기판(61) 전면에 금속성막을 증착한 이후에 소자분리막(63)이 노출될때까지 평탄화공정을 실시하여 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
한편, 도면에 도시하지는 않았지만, 식각방지막(66)을 형성한 이후에 열처리를 실시하여 식각방지막(66)과 랜딩플러그(62)가 접하는 계면에 오믹콘택층(미도시)을 형성할 수 있다. 오믹콘택층은 금속성막을 포함하는 식각방지막(66)과 실리콘막을 포함하는 랜딩플러그(62)가 반응하여 형성된 금속실리사이드막으로 포함할 수 있다.
도 5c에 도시된 바와 같이, 기판(61) 전면에 층간절연막(67)을 형성한다. 층간절연막(67)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 일례로, 층간절연막(67)은 산화막 예컨대, BPSG(Borophospho Silicate Glass)로 형성할 수 있다.
다음으로, 층간절연막(67)을 선택적으로 식각하여 인접한 활성영역(64) 가장자리에 위치하는 랜딩플러그(62)를 동시에 노출시키는 스토리지노드콘택홀(SNC, 68)을 형성한다.
다음으로, 스토리지노드콘택홀(68)을 매립하는 스토리지노드콘택플러그용 도전막(69)을 형성한다. 스토리지노드콘택플러그용 도전막(69)은 실리콘막 예컨대, 폴리실리콘막으로 형성할 수 있다. 스토리지노드콘택플러그용 도전막(69)은 스토리지노드콘택홀(68)을 완전히 매립하도록 기판(61) 전면에 도전막을 형성한 다음, 층간절연막(67) 표면이 노출될때까지 평탄화공정을 실시하여 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)으로 실시할 수 있다.
다음으로, 스토리지노드콘택플러그용 도전막(69)이 형성된 층간절연막(67) 상에 비트라인용 하드마스크패턴(70)을 형성한다.
도 5d에 도시된 바와 같이, 비트라인용 하드마스크패턴(70)을 식각장벽으로 식각방지막(66)이 노출될때까지 층간절연막(67)을 식각하여 다마신패턴로 작용하는 제1오픈영역(71)을 형성한다. 이하, 제1오픈영역(71)을 형성하기 위한 식각공정을 '제1식각'이라 약칭한다.
제1식각은 스토리지노드콘택플러그용 도전막(69)에 대한 식각속도보다 층간절연막(67)에 대한 식각속도가 더 빠른 식각가스를 사용하여 실시할 수 있다. 일례로, 제1식각은 CHF3가스, CF4가스 및 아르곤가스가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 제1식각은 식각공정에 대한 부담을 경감시기키 위하여 층간절연막(67) 아래 식각방지막(66)을 노출시키는 수준으로 실시한다. 여기서, 식각방지막(66)을 노출시키는 수준은 제1식각이 과도식각을 포함하지 않음을 의미한다. 따라서, 제1오픈영역(71)의 측벽은 경사진 프로파일을 가질 수 있고, 탑선폭에 비하여 바텀선폭이 더 작을 수 있다.
도 5e에 도시된 바와 같이, 제1식각에 연속해서 비트라인용 하드마스크패턴(70)을 식각장벽으로 소자분리막(63)이 노출될때까지 스토리지노드콘택플러그용 도전막(69)을 식각하여 제2오픈영역(72)을 형성한다. 이하, 제2오픈영역(72)을 형성하기 위한 식각공정을 '제2식각'이라 약칭하며, 제2오픈영역(72)을 형성함에 따라 스토리지노드콘택플러그(69A)가 형성된다.
제2식각은 층간절연막(67)에 대한 식각속도보다 스토리지노드콘택플러그용 도전막(69)에 대한 식각속도가 더 빠른 식각가스를 사용하여 실시할 수 있다. 일례로, 제2식각은 브롬화수소(HBr)와 염소가스(Cl2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 제2식각은 인접한 스토리지노드콘택플러그(69A) 사이에서 쇼트가 발생하지 않도록 과도식각을 포함하여 실시한다. 이때, 제2식각은 식각선택비를 갖는 식각가스를 사용하여 실시하기 때문에 제2오픈영역(72) 아래 소자분리막(63)이 손실되는 것을 최소화시킬 수 있다.
상술한 제1 및 제2식각을 통해 제1 및 제2오픈영역(71, 72)으로 이루어진 다마신패턴(73)을 형성할 수 있다. 다마신패턴(73)은 매립게이트와 교차하는 방향으로 활성영역(64)과 소자분리막(63)을 동시에 가로지르는 라인타입의 패턴이다.
도 5f에 도시된 바와 같이, 제2식각에 연속해서 비트라인용 하드마스크패턴(70)을 식각장벽으로 제1오픈영역(71)의 바텀선폭을 증가시킴과 동시에 제2오픈영역(72) 아래 소자분리막(63)을 소정 두께 리세스하는 제3식각을 실시한다. 제3식각은 스토리지노드콘택플러그용 도전막(69)에 대한 식각속도보다 층간절연막(67)에 대한 식각속도가 더 빠른 식각가스를 사용하여 실시할 수 있다. 일례로, 제3식각은 CHF3가스, CF4가스 및 아르곤가스가 혼합된 혼합가스를 사용하여 실시할 수 있다. 제3식각시 제1오픈영역(71) 아래 식각방지막(66)으로 인해 하부 랜딩플러그(62)가 손상되는 것을 방지할 수 있다. 또한, 제3식각시 제2오픈영역(72) 아래 소자분리막(63)을 일부 리세스하여 다마신패턴(73)이 연장된 방향으로 랜딩플러그(62)로 작용하는 식각방지막(66)의 측벽을 노출시킴으로써, 후속 공정을 통해 형성될 비트라인과 랜딩플러그(62)로 작용하는 식각방지막(66) 사이의 콘택면적을 증가시킬 수 있다. 즉, 비트라인과 랜딩플러그(62) 사이의 콘택저항을 감소시킬 수 있다.
다음으로, 비트라인용 하드마스크패턴(70)을 제거한다.
도 5g에 도시된 바와 같이, 다마신패턴(73) 양측벽에 비트라인스페이서(74)를 형성한다. 비트라인스페이서(74)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 다마신패턴(70)을 일부 매립하는 비트라인(75)을 형성한다. 비트라인(75)은 금속성막으로 형성할 수 있다. 비트라인(75)은 다마신패턴(70)을 매립하도록 기판(61) 전면에 금속성막을 형성한 후에 전면식각공정으로 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 나머지 다마신패턴(73)을 매립하는 실링막(76)을 형성한다. 실링막(76)은 절연막으로 형성할 수 있다.
상술한 바와 같이, 본 발명의 제2실시예는 식각방지막(66)을 형성함으로서, 랜딩플러그(62)와 비트라인(75) 사이의 콘택저항 증가, 인접한 스토리지노드콘택플러그(69A) 간의 쇼트, 비트라인(75)과 활성영역(64) 사이의 쇼트 및 스토리지노드콘택플러그(69A)와 활성영역(64) 사이의 쇼트를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴(랜딩플러그)
33 : 소자분리막 34 : 활성영역
35 : 층간절연막 36 : 스토리지노드콘택홀
37 : 식각방지막 38 : 오믹콘택층
40 : 다마신패턴 41 : 비트라인스페이서
42 : 비트라인 43 : 실링막
44 : 비트라인용 하드마스크패턴
39 : 스토리지노드콘택플러그용 도전막
33 : 소자분리막 34 : 활성영역
35 : 층간절연막 36 : 스토리지노드콘택홀
37 : 식각방지막 38 : 오믹콘택층
40 : 다마신패턴 41 : 비트라인스페이서
42 : 비트라인 43 : 실링막
44 : 비트라인용 하드마스크패턴
39 : 스토리지노드콘택플러그용 도전막
Claims (21)
- 기판상에 랜딩플러그를 형성하는 단계;
상기 기판상에 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀 저면에 식각방지막을 형성하는 단계;
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및
상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하고, 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 다마신패턴으로 인해 노출된 상기 식각방지막을 제거하는 단계;
상기 다마신패턴 양측벽에 비트라인스페이서를 형성하는 단계;
상기 다마신패턴을 일부 매립하는 비트라인을 형성하는 단계; 및
나머지 상기 다마신패턴을 매립하는 실링막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 식각방지막을 형성한 이후에,
열처리를 실시하여 상기 랜딩플러그와 상기 식각방지막이 접하는 계면에 오믹콘택층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 다마신패턴 및 상기 스토리지노드콘택플러그를 형성하는 단계는,
상기 스토리지노드콘택플러그용 도전막을 포함한 층간절연막 상에 비트라인용 하드마스크패턴을 형성하는 단계;
상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하는 제1식각을 실시하는 단계; 및
상기 제1식각에 연속해서 상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하는 제2식각을 실시하는 단계
를 포함하는 반도체 장치 제조방법. - 제1항에 있어서,
상기 식각방지막은 금속성막으로 형성하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 스토리지노드콘택홀 저면에 식각방지막을 형성하는 단계는,
상기 스토리지노드콘택홀을 포함한 구조물 표면을 따라 식각방지막을 형성하되, 상기 스토리지노드콘택홀 저면에 형성되는 식각방지막의 두께보다 상기 스토리지노드홀 측벽에 형성되는 식각방지막의 두께를 더 얇게 형성하는 단계; 및
상기 스토리지노드콘택홀 측벽에 형성된 상기 식각방지막을 제거하는 단계
를 포함하는 반도체 장치 제조방법.
- 제6항에 있어서,
상기 식각방지막을 제거하는 단계는,
황산과 과수가 혼합된 혼합용액을 사용하여 실시하되, 상기 혼합용액은 황산과 과수의 혼합비율이 1:1 내지 100 : 1 범위인 반도체 장치 제조방법.
- 제1항에 있어서,
상기 랜딩플러그를 형성하는 단계는,
상기 기판상에 도전물질로 이루어진 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하여 상기 하드마스크패턴으로 이루어진 랜딩플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 기판상에 랜딩플러그를 형성하는 단계;
상기 기판상에 비트라인예정지역을 덮는 식각방지막을 형성하는 단계;
상기 기판상에 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및
상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하고, 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 다마신패턴로 인해 노출된 상기 식각방지막을 제거하는 단계;
상기 다마신패턴 양측벽에 비트라인스페이서를 형성하는 단계;
상기 다마신패턴을 일부 매립하는 비트라인을 형성하는 단계; 및
나머지 상기 다마신패턴을 매립하는 실링막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 식각방지막을 형성한 이후에
열처리를 실시하여 상기 랜딩플러그와 상기 식각방지막이 접하는 계면에 오믹콘택층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 다마신패턴 및 상기 스토리지노드콘택플러그를 형성하는 단계는,
상기 스토리지노드콘택플러그용 도전막을 포함한 층간절연막 상에 비트라인용 하드마스크패턴을 형성하는 단계;
상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 식각방지막이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하는 제1식각을 실시하는 단계; 및
상기 제1식각에 연속해서 상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 랜딩플러그가 노출될때까지 상기 층간절연막을 식각하는 제2식각을 실시하는 단계
를 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 식각방지막은 금속성막으로 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 랜딩플러그를 형성하는 단계는,
상기 기판상에 도전물질로 이루어진 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하여 상기 하드마스크패턴으로 이루어진 랜딩플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 기판상에 랜딩플러그를 형성하는 단계;
상기 랜딩플러그 상에 식각방지막을 형성하는 단계;
상기 기판상에 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그예정지역의 상기 랜딩플러그를 동시에 오픈하는 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및
상기 식각방지막이 노출될때까지 상기 층간절연막 및 상기 스토리지노드콘택플러그용 도전막을 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 다마신패턴으로 인해 노출된 상기 식각방지막을 제거하는 단계;
상기 다마신패턴 양측벽에 비트라인스페이서를 형성하는 단계;
상기 다마신패턴을 일부 매립하는 비트라인을 형성하는 단계; 및
나머지 상기 다마신패턴을 매립하는 실링막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 식각방지막을 형성한 이후에
열처리를 실시하여 상기 랜딩플러그와 상기 식각방지막이 접하는 계면에 오믹콘택층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 다마신패턴 및 상기 스토리지노드콘택플러그를 형성하는 단계는,
상기 스토리지노드콘택플러그용 도전막을 포함한 층간절연막 상에 비트라인용 하드마스크패턴을 형성하는 단계;
상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 식각방지막이 노출될때까지 상기 층간절연막을 식각하여 제1오픈영역을 형성하는 제1식각을 실시하는 단계;
상기 제1식각에 연속해서 상기 비트라인용 하드마스크패턴을 식각장벽으로 상기 랜딩플러그 사이의 기판이 노출될때까지 상기 스토리지노드콘택플러그용 도전막을 식각하여 인접한 스토리지노드콘택플러그 사이를 분리시키는 제2오픈영역을 형성하는 제2식각을 실시하는 단계; 및
상기 제2식각에 연속해서 상기 제1오픈영역의 바텀선폭을 증가시킴과 동시에 상기 제2오픈영역 아래 기판을 일부 식각하여 상기 랜딩플러그의 측벽을 일부 노출시키는 제3식각을 실시하는 단계
를 포함하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 식각방지막은 금속성막으로 형성하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 식각방지막을 형성하는 단계는,
상기 랜딩플러그를 소정 두께 리세스하여 홈을 형성하는 단계; 및
상기 홈을 매립하도록 식각방지막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제15항에 있어서,
상기 랜딩플러그를 형성하는 단계는,
상기 기판상에 도전물질로 이루어진 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하여 상기 하드마스크패턴으로 이루어진 랜딩플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100128146A KR20120066850A (ko) | 2010-12-15 | 2010-12-15 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100128146A KR20120066850A (ko) | 2010-12-15 | 2010-12-15 | 반도체 장치 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120066850A true KR20120066850A (ko) | 2012-06-25 |
Family
ID=46686061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100128146A KR20120066850A (ko) | 2010-12-15 | 2010-12-15 | 반도체 장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120066850A (ko) |
-
2010
- 2010-12-15 KR KR1020100128146A patent/KR20120066850A/ko not_active Application Discontinuation
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