KR20120066772A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR20120066772A
KR20120066772A KR1020100128037A KR20100128037A KR20120066772A KR 20120066772 A KR20120066772 A KR 20120066772A KR 1020100128037 A KR1020100128037 A KR 1020100128037A KR 20100128037 A KR20100128037 A KR 20100128037A KR 20120066772 A KR20120066772 A KR 20120066772A
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Abstract

본 발명은 스토리지노드콘택플러그와 랜딩플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 매립게이트 및 소자분리막에 의하여 분리된 다수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 표면에 식각방지막을 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 식각방지막과 접하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및 상기 층간절연막 및 상기 스토리지노드콘택플러그용 도전막을 선택적으로 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 랜딩플러그 표면에 식각방지막을 형성함으로써, 다마신패턴 형성공정시 랜딩플러그가 손실되는 것을 방지하여 랜딩플러그와 스토리지노드콘택플러그 사이의 콘택저항을 감소시킬 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
도 1은 종래기술에 따른 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 종래기술에 따른 반도체 장치의 제조방법을 도 1에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(18)와 비트라인(24)이 서로 교차되어 배치되고, 사선방향으로 활성영역(14)이 배치되어 있다. 활성영역(14)의 중앙부를 비트라인(24)이 가로지르며, 활성영역(14) 양측 가장자리에는 스토리지노드콘택플러그(21A)가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(12)을 형성한 다음, 하드마스크패턴(12)을 이용하여 활성영역(14)을 정의하는 소자분리막(13)을 형성한다. 이어서, 기판(11)을 선택적으로 식각하여 활성영역(14)과 소자분리막(13)을 동시에 가로지르는 복수개의 매립게이트(18)를 형성한다. 매립게이트(18)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다. 매립게이트(18) 형성공정이 완료된 시점에서 활성영역(14)의 기판(11) 상에 잔류하는 하드마스크패턴(12)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(19)을 형성한 후에 층간절연막(19)을 선택적으로 식각하여 인접한 활성영역(14) 상에 하드마스크패턴(12)을 동시에 노출시키는 스토리지노드콘택홀(20)을 형성한다. 이어서, 스토리지노드콘택홀(20)을 매립하는 스토리지노드콘택플러그용 도전막(21)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(19) 및 스토리지노드콘택플러그용 도전막(21)을 선택적으로 식각하여 다마신패턴(22)을 형성함과 동시에 스토리지노드콘택플러그(21A)를 형성한다.
도 2d에 도시된 바와 같이, 다마신패턴(22) 측벽에 비트라인스페이서(23)를 형성하고, 다마신패턴(22) 일부를 매립하는 비트라인(24)을 형성한다. 이어서, 비트라인(24) 상에 나머지 다마신패턴(22)을 매립하는 실링막(25)을 형성한다.
종래기술에서는 랜딩플러그로 작용하는 하드마스크패턴(12)과 스토리지노드콘택플러그(21A)를 서로 동일한 물질 예컨대, 폴리실리콘으로 형성한다. 이로 인해, 다마신패턴(22)을 형성하기 위한 식각공정시 노출된 하드마스크패턴(12)이 손실되는 문제점이 발생한다(도 2c의 도면부호 'X' 참조). 이러한 하드마스크패턴(12)의 손실은 스토리지노드콘택플러그(21)와 랜딩플러그 사이의 콘택저항을 증가시키는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드콘택플러그와 랜딩플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 가로지르는 다수의 매립게이트; 상기 활성영역 상에 형성되고, 상기 매립게이트 및 상기 소자분리막에 의하여 분리된 다수의 랜딩플러그; 상기 랜딩플러그 표면에 형성된 식각방지막: 및 상기 식각방지막 상에 형성된 스토리지노드콘택플러그를 포함하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 형성된 매립게이트 및 소자분리막에 의하여 분리된 다수의 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 표면에 식각방지막을 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 식각방지막과 접하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및 상기 층간절연막 및 상기 스토리지노드콘택플러그용 도전막을 선택적으로 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 랜딩플러그 표면에 식각방지막을 형성함으로써, 다마신패턴 형성공정시 랜딩플러그가 손실되는 것을 방지할 수 있는 효과가 있다. 이를 통해, 본 발명은 랜딩플러그와 스토리지노드콘택플러그 사이의 콘택저항을 감소시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 종래기술에 따른 반도체 장치의 제조방법을 도 1에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 3a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 매립게이트(Buried Gate)를 구비하는 반도체 장치에서 스토리지노드콘택플러그와 랜딩플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 랜딩플러그 표면에 식각방지막을 형성하되, 상기 식각방지막을 스토리지노드콘택플러그 및 랜딩플러그와 오믹콘택을 형성할 수 있는 도전물질로 형성하는 것을 기술사상으로 한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31)에 형성되어 활성영역(34)을 정의하는 소자분리막(33), 기판(31)에 형성되어 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 매립게이트(38), 활성영역(34) 상에 형성되고, 매립게이트(38) 및 소자분리막(33)에 의해 분리된 랜딩플러그(32), 랜딩플러그(32) 표면에 형성된 식각방지막(39) 및 기판(31) 상에 형성된 층간절연막(40)을 관통하여 식각방지막(39)과 접하는 스토리지노드콘택플러그(42A)를 포함한다. 이때, 매립게이트(38)는 기판(31)에 형성된 트렌치(35), 트렌치(35) 표면상에 형성된 게이트절연막(미도시), 트렌치(35)를 일부 매립하는 게이트전극(36), 게이트전극(36) 상에서 나머지 트렌치(35)를 매립하는 실링막(37)을 포함한다.
또한, 인접한 스토리지노드콘택플러그(42A) 사이를 분리시키는 비트라인구조물을 더 포함한다. 비트라인구조물은 층간절연막(40)에 형성된 다마신패턴(43), 다마신패턴(43) 양측벽에 형성된 비트라인스페이서(44), 다마신패턴(43)을 일부 매립하는 비트라인(45) 및 비트라인(45) 상에서 나머지 다마신패턴(43)을 매립하는 실링막(46)을 포함한다.
랜딩플러그(32)와 스토리지노드콘택플러그(42A)는 서로 동일한 물질일 수 있다. 예컨대, 랜딩플러그(32)와 스토리지노드콘택플러그(42A)는 폴리실리콘을 포함할 수 있다.
랜딩플러그(32)와 스토리지노드콘택플러그(42A) 사이에 개재된 식각방지막(39)은 공정간 랜딩플러그(32)가 손실되는 것을 방지함과 동시에 이들 사이의 콘택저항을 감소시키는 역할을 수행한다. 따라서, 식각방지막(39)은 스토리지노드콘택플러그(42A)와 식각선택비를 갖고, 랜딩플러그(32) 및 스토리지노드콘택플러그(42A)와 오믹콘택을 형성할 수 있는 도전물질을 포함한다. 일례로, 랜딩플러그(32)와 스토리지노드콘택플러그(42A)가 폴리실리콘으로 구성된 경우에 식각방지막(39)은 티타늄실리사이드일 수 있다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 3a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(31) 상에 하드마스크패턴(32)을 형성한다. 이때, 하드마스크패턴(32)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(32)은 폴리실리콘으로 형성할 수 있다.
다음으로, 하드마스크패턴(32)을 이용하여 활성영역(34)을 정의하는 소자분리막(33)을 형성한다. 소자분리막(33)은 하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치를 형성하고, 트렌치에 절연물질을 매립한 다음, 하드마스크패턴(32)이 노출될때까지 평탄화공정을 실시하는 일련의 공정을 통해 형성할 수 있다.
다음으로, 기판(31)에 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 다수의 매립게이트(38)를 형성한다. 매립게이트(18)는 하드마스크패턴(32), 활성영역(34) 및 소자분리막(33)을 선택적으로 식각하여 트렌치(35)를 형성하고, 트렌치(35) 표면상에 게이트절연막(미도시)을 형성한 다음, 트렌치(35)를 일부를 매립하는 게이트전극(36) 및 게이트전극(36) 상에서 나머지 트렌치(35)를 매립하는 실링막(37)을 순차적으로 형성하는 일련의 공정을 통해 형성할 수 있다. 이때, 매립게이트(38) 형성공정이 완료된 시점에서 활성영역(34) 상에 잔류하는 하드마스크패턴(32)이 랜딩플러그로 작용한다. 이하, 설명의 편의를 위하여 하드마스크패턴(32)를 '랜딩플러그(32)'로 변경하여 표기하기로 한다.
도 4b에 도시된 바와 같이, 랜딩플러그(32) 표면에 식각방지막(39)을 형성한다. 이때, 식각방지막(39)은 후속 공정간 랜딩플러그(32)가 손실되는 것을 방지하는 역할을 수행함과 동시에 랜딩플러그(32)와 스토리지노드콘택플러그 사이의 콘택저항을 감소시키는 역할을 수행한다. 이를 위해, 식각방지막(39)은 도전막으로 형성하되, 랜딩플러그(32)와 스토리지노드콘택플러그 사이에서 오믹콘택을 형성할 수 있는 물질로 형성한다. 일례로, 랜딩플러그(32) 및 스토리지노드콘택플러그를 폴리실리콘으로 형성하는 경우에 식각방지막(39)은 티타늄실리사이드(TiSi)로 형성할 수 있다.
식각방지막(39)은 기판(31) 전면에 금속막(미도시)을 증착하고, 열처리를 실시하여 식각방지막(39) 표면에 금속실리사이드를 형성한 다음, 미반응 금속막을 제거하는 일련의 공정을 통해 형성할 수 있다. 또한, 식각방지막(39)은 랜딩플러그(32)를 소정 두께 리세스하여 홈을 형성한 다음, 오믹콘택을 형성할 수 있는 도전물질을 홈에 매립하는 일련의 공정을 통해 형성할 수도 있다.
도 4c에 도시된 바와 같이, 식각방지막(39)을 포함한 기판(31) 전면에 층간절연막(40)을 형성한다. 층간절연막(40)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 층간절연막(40)을 선택적으로 식각하여 인접한 스토리지노드콘택플러그 예정지역의 랜딩플러그(32)를 동시에 노출시키는 스토리지노드콘택홀(41)을 형성한 후에 스토리지노드콘택홀(41)을 매립하는 스토리지노드콘택플러그용 도전막(42)을 형성한다. 스토리지노드콘택플러그용 도전막(42)은 랜딩플러그(32)와 동일한 물질로 형성한다. 일례로, 스토리지노드콘택플러그용 도전막(42)은 폴리실리콘으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 층간절연막(40) 및 스토리지노드콘택플러그용 도전막(42)을 선택적으로 식각하여 다마신패턴(43)을 형성함과 동시에 스토리지노드콘택플러그(42A)를 형성한다. 다마신패턴(43)은 매립게이트(38)와 교차하는 방향으로 연장된 라인타입(Line type)의 패턴으로 형성할 수 있다.
여기서, 종래에는 랜딩플러그(32)와 스토리지노드콘택플러그(42A)가 동일한 물질로 구성됨에 따라 다마신패턴(43) 형성공정시 노출될 랜딩플러그(32)가 손실되는 문제점이 발생하였다. 하지만, 본 발명은 식각방지막(39)으로 인해 노출된 랜딩플러그(32)가 손실되는 것을 방지하여 랜딩플러그(32)와 스토리지노드콘택플러그(42A) 사이의 콘택저항이 증가하는 것을 방지할 수 있다. 또한, 본 발명은 식각방지막(39)을 랜딩플러그(32)와 스토리지노드콘택플러그(42A) 사이에서 오믹콘택을 형성할 수 있는 도전물질로 형성함에 따라 이들 사이의 콘택저항을 감소시킬 수 있다.
도 4e에 도시된 바와 같이, 다마신패턴(43) 양측벽에 비트라인스페이서(44)를 형성한다. 비트라인스페이서(44)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 다마신패턴(43)을 일부 매립하는 비트라인(45)을 형성한 후에, 나머지 다마신패턴(43)을 매립하는 실링막(46)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴, 랜딩플러그
33 : 소자분리막 34 : 활성영역
35 : 트렌치 36 : 게이트전극
37, 46 : 실링막 38 : 매립게이트
39 : 식각방지막 40 : 층간절연막
41 : 스토리지노드콘택홀 42 : 스토리지노드콘택플러그용 도전막
42A : 스토리지노드콘택플러그 43 : 다마신패턴
44 : 비트라인스페이서 45 : 비트라인

Claims (14)

  1. 기판에 형성되어 활성영역을 정의하는 소자분리막;
    상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 가로지르는 다수의 매립게이트;
    상기 활성영역 상에 형성되고, 상기 매립게이트 및 상기 소자분리막에 의하여 분리된 다수의 랜딩플러그;
    상기 랜딩플러그 표면에 형성된 식각방지막: 및
    상기 식각방지막 상에 형성된 스토리지노드콘택플러그
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 매립게이트와 교차하는 방향으로 연장되어 인접한 스토리지노드콘택플러그 사이를 분리시키는 비트라인을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 랜딩플러그 및 상기 스토리지노드콘택플러그는 서로 동일한 물질로 구성된 반도체 장치.
  4. 제1항에 있어서,
    상기 식각방지막은 상기 스토리지노드콘택플러그와 식각선택비를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 식각방지막은 상기 랜딩플러그 및 상기 스토리지노드콘택플러그와 오믹콘택을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 식각방지막은 금속실리사이드를 포함하는 반도체 장치.
  7. 기판에 형성된 매립게이트 및 소자분리막에 의하여 분리된 다수의 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 표면에 식각방지막을 형성하는 단계;
    상기 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 식각방지막과 접하는 스토리지노드콘택플러그용 도전막을 형성하는 단계; 및
    상기 층간절연막 및 상기 스토리지노드콘택플러그용 도전막을 선택적으로 식각하여 다마신패턴을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 제7항에 있어서,
    상기 다마신패턴을 일부 매립하는 비트라인을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  9. 제7항에 있어서,
    상기 랜딩플러그 및 상기 스토리지노드콘택플러그는 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
  10. 제7항에 있어서,
    상기 식각방지막은 상기 스토리지노드콘택플러그와 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  11. 제7항에 있어서,
    상기 식각방지막은 상기 랜딩플러그 및 상기 스토리지노드콘택플러그와 오믹콘택을 갖는 물질로 형성하는 반도체 장치 제조방법.
  12. 제7항에 있어서,
    상기 식각방지막은 금속실리사이드를 포함하는 반도체 장치 제조방법.
  13. 제7항에 있어서,
    상기 랜딩플러그를 형성하는 단계는
    기판상에 도전물질로 이루어진 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 하드마스크패턴, 상기 활성영역 및 상기 소자분리막을 선택적으로 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  14. 제7항에 있어서,
    상기 스토리지노드콘택플러그용 도전막을 형성하는 단계는,
    상기 층간절연막을 선택적으로 식각하여 인접한 스토리지노드콘택플러그 예정지역의 랜딩플러그를 동시에 노출시키는 스토리지노드홀을 형성하는 단계; 및
    상기 스토리지노드콘택홀에 도전물질을 매립하는 단계
    를 포함하는 반도체 장치 제조방법.
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