KR20180006740A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 콘택과 금속 배선 간의 오버레이 마진(Overlay Margin)을 확보할 수 있는 반도체 소자의 제조 방법을 개시한다. 본 기술에 따른 반도체 소자의 제조 방법은 하부 구조물 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 순차적으로 적층된 적층 절연막을 형성하는 단계, 상기 적층 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에서 상기 제 1 층간 절연막 및 상기 식각 정지막 영역에만 도전막을 매립시켜 콘택을 형성하는 단계 및 상기 콘택의 상부면과 연결되는 금속 배선을 형성하는 단계를 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 콘택과 금속 배선 간의 오버레이 마진(Overlay Margin)을 확보할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속 배선이 형성되며, 상부 금속 배선과 하부 금속 배선 간의 연결을 위해 콘택이 형성된다.
금속 배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)을 주로 이용하여 왔으며, 최근에는 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속 동작 소자에서 신호지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속 배선 물질로 사용하고자 하는 연구가 진행되고 있다.
구리(Cu)의 경우 배선 형태를 만들기 위하여 건식 식각 방법이 용이하지 않기 때문에 구리(Cu)로 금속 배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다.
그런데, 반도체 소자의 고집적화에 따라 셀 사이즈가 감소되면서 반도체 소자의 높이(height)는 증가하고 CD(Critical Dimension)는 좁아지고 있으며, 이로 인해, 금속 배선과 콘택 간의 오버레이 마진도 그 만큼 감소되고 있다.
예컨대, 콘택의 경우 낫 오픈(Not Open) 불량을 방지하기 위해 콘택의 상부를 크게 형성해야 되는데, 이로 인해 인접한 금속 배선과 콘택 간의 오버레이 마진이 크게 감소하게 된다.
본 발명은 콘택과 금속 배선 간의 오버레이 마진(Overlay Margin)을 확보할 수 있는 새로운 반도체 소자의 제조 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 하부 구조물 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 순차적으로 적층된 적층 절연막을 형성하는 단계, 상기 적층 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에서 상기 제 1 층간 절연막 및 상기 식각 정지막 영역에만 도전막을 매립시켜 콘택을 형성하는 단계 및 상기 콘택의 상부면과 연결되는 금속 배선을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 하부 구조물 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 순차적으로 적층된 적층 절연막, 상기 식각 정지막 및 상기 제 1 층간 절연막에 매립된 콘택 및 상기 콘택의 상부면과 접하면서 제 1 방향으로 진행하며, 상기 제 2 층간 절연막에 매립된 금속 배선을 포함하되, 상기 콘택은 상기 제 1 층간 절연막 내에서는 깊이에 따라 폭이 점차 좁아지는 형태를 가지며, 상기 식각 정지막 내의 폭은 바닥면의 폭과 같을 수 있다.
본 발명은 콘택과 금속 배선 간의 오버레이 마진(Overlay Margin)을 확보할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 보여주는 도면.
도 2 내지 도 9은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면들.
도 10은 콘택홀이 일렬로 또는 지그재그 형태로 형성되는 모습을 보여주는 도면.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 보여주는 도면으로, (A) 도면은 평면도이며, (B) 도면은 (A) 도면에서 A-A'에 따른 단면의 모습을 보여주는 단면도이다.
게이트(미도시) 등의 구조물을 포함하는 하부 구조물(100)의 상부에는 제 1 층간 절연막(110), 식각 정지막(120) 및 제 2 층간 절연막(130)이 순차적으로 적층된 적층 절연막이 형성된다.
이때, 제 1 층간 절연막(110)과 제 3 층간 절연막(130)은 같은 물질 예컨대 산화막(Oxide film)으로 형성될 수 있으며, 식각 정지막(120)은 제 1 층간 절연막(110) 및 제 3 층간 절연막(130)과 식각 선택비가 다른 질화막(Nitride film)으로 형성될 수 있다.
적층 절연막에서 제 1 층간 절연막(110) 및 식각 정지막(120) 내에는 배리어 메탈(150)과 콘택(160)이 형성된다.
이때, 콘택(160)은 제 1 층간 절연막(110) 내에서는 깊이에 따라 폭이 점차 좁아지는 형태를 가진다. 반면에, 콘택(160)에서 식각 정지막(120) 내에 형성된 부분의 폭은 제 1 층간 절연막(110) 내에 형성된 부분의 상부면의 폭보다 작게 형성된다. 바람직하게는, 식각 정지막(120) 내에 형성된 부분의 폭은 콘택(160) 바닥면의 폭과 같은 크기를 가지도록 형성될 수 있다. 이처럼, 콘택(160) 상부면이 바닥면과 같은 크기를 갖도록 형성됨으로써 그 상부에 금속 배선(190)을 형성시 공정 마진을 확보할 수 있다.
배리어 메탈(150)은 티타늄(Ti), 티타늄질화물(TiN) 또는 이들의 적층 구조를 포함할 수 있으며, 콘택(160)은 텅스텐(W)을 포함할 수 있다.
금속 배선(190)은 콘택(160)의 상부면과 접하면서 진행하는 라인타입으로, 제 2 층간 절연막(130) 내에 형성된다.
이때, 금속 배선(190)은 하부의 폭이 상부의 폭 보다 좁아지도록 측면이 경사지게 형성될 수 있으며, 금속 배선(190)의 하부 폭은 콘택(160)의 상부면의 폭과 같게 형성될 수 있다.
금속 배선(190)은 구리(Cu)를 포함할 수 있다.
도 2 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면들로서, (A) 도면들은 평면도들이며, (B) 도면은 (A) 도면에서 A-A'에 따른 단면의 모습을 보여주는 단면도들이다.
먼저 도 2A 및 2B를 참조하면, 게이트(미도시) 등의 구조물을 포함하는 하부 구조물(100) 상부에 제 1 층간 절연막(110)을 형성한다. 이때, 제 1 층간 절연막(110)은 산화막(Oxide film)을 포함할 수 있다.
다음에, 제 1 층간 절연막(110) 상부에 식각 정지막(etch stop layer)(120)을 형성한다. 이때, 식각 정지막(120)은 제 1 층간 절연막(110)과 식각 선택비가 다른 물질 예컨대 질화막(Nitride film)을 포함할 수 있다.
다음에, 식각 정지막(120) 상부에 제 2 층간 절연막(130)을 형성한다. 이때, 제 2 층간 절연막(130)은 제 1 층간 절연막(110)과 같은 물질(예컨대, 산화막)을 포함할 수 있다.
다음에 도 3A 및 도 3B를 참조하면, 제 2 층간 절연막(130) 상부에 콘택 영역을 정의하는 콘택 마스크(미도시)를 형성한 후 이를 식각 마스크로 제 2 층간 절연막(130), 식각 정지막(120) 및 제 1 층간 절연막(110)을 식각하여 콘택홀(140)을 형성한다.
콘택홀(140)을 형성시, 층간 절연막들(110, 130)과 식각 정지막(120)의 식각 선택비 차를 이용하여 식각 정지막(120)이 층간 절연막들(110, 130) 보다 덜 식각되도록 함으로써 도 3에서와 같이 식각 정지막(120)의 일부가 콘택홀(140)의 안쪽으로 돌출되도록 한다. 즉, 콘택홀(140)은 콘택홀(140)의 깊이가 깊어질수록 콘택홀(140)의 폭(직경)이 점차 좁아지도록 형성되되, 식각 정지막(120)이 형성된 부분에서는 식각 정지막(120)의 일부가 콘택홀(140)의 안쪽으로 돌출되도록 형성된다.
이때, 돌출된 식각 정지막(120)에 의해 형성된 홀의 폭(직경)은 콘택홀(140) 바닥면의 폭(직경)과 같은 크기가 되도록 할 수 있다.
도 3A 및 3B에서는 설명의 편의를 위해 하나의 콘택홀(140) 만을 표시하였으나, 도 10에서와 같이 복수의 콘택홀들이 일렬로 또는 지그재그 형태로 인접하게 배열되도록 형성될 수 있다. 이때, 콘택홀은 플래시 메모리의 드레인 콘택들을 형성하기 위한 콘택홀일 수 있다.
다음에 도 4A 및 도 4B를 참조하면, 콘택홀(140)의 측벽 및 제 2 층간 절연막(130) 상부에 배리어 메탈막(150)을 형성한다. 이때, 배리어 메탈막(150)은 티타늄(Ti), 티타늄질화물(TiN) 또는 이들의 적층 구조를 포함할 수 있다.
다음에 도 5A 및 도 5B를 참조하면, 배리어 메탈막(150)에 대해 에치백(etch back) 공정을 수행하여 제 2 층간 절연막(130)의 측면 및 돌출된 식각 정지막(120)의 상부면에 형성된 배리어 메탈막(150)을 선택적으로 제거한다.
즉, 돌출된 식각 정지막(120)의 깊이까지 에치백 공정을 수행하여 콘택홀(140)에서 제 1 층간 절연막(110) 및 식각 정지막(120)의 측벽 상에만 배리어 매탈막(150)이 잔류되도록 한다.
다음에 도 6A 및 도 6B를 참조하면, 콘택홀(140)이 매립되도록 배리어 메탈(150) 상부에 도전막을 형성한 후 이를 식각하여 콘택(160)을 형성한다. 이때, 콘택용 도전막은 메탈 예컨대 텅스텐(W)을 포함할 수 있다.
예컨대, 콘택홀(140)이 매립되도록 금속막을 형성한 후 이를 평탄화 공정(예컨대, CMP)한다. 이러한 평탄화 과정에서 배리어 메탈(150)과 접하지 않는 영역의 금속이 선택적으로 제거됨으로써 콘택홀(140) 내부에서 배리어 메탈(150)과 접하는 영역에만 콘택이 형성된다. 즉, 제 1 층간 절연막(110) 및 식각 정지막(120)이 형성된 영역에만 콘택(160)이 형성된다.
이때, 콘택(160)의 상부면의 폭(W1)은 돌출된 식각 정지막(120)에 의해 결정되므로 식각 정지막(120)을 적용되지 않았을 때의 폭(W2)에 비해 콘택(160)의 상부면의 폭을 줄일 수 있다.
이러한 평탄화 과정에서 제 2 층간 절연막(130)도 일정 두께만큼 식각되어 제거된다.
다음에 도 7A 및 도 7B를 참조하면, 콘택홀(140)이 매립되도록 제 2 층간 절연막(130) 상부에 감광막(170)을 형성한 후 이를 노광 및 현상하여 금속 배선(예컨대, 비트 라인) 영역을 정의하는 감광막 패턴(170')을 형성한다.
이때, 감광막 패턴(170')은 패턴의 하부 폭이 상부 폭 보다 넓게 형성됨으로써 패턴의 측면이 경사진 라인 타입의 패턴으로 형성될 수 있다. 즉, 감광막 패턴(170')에 의해 정의되는 금속 배선 영역의 상부 폭이 하부 폭보다 넓게 형성되도록 감광막 패턴(170')이 형성될 수 있다. 금속 배선 영역의 하부 폭은 콘택(160) 상부면의 폭(W1)과 같은 크기로 형성될 수 있다.
다음에 도 8A 및 도 8B를 참조하면, 감광막 패턴(170')을 식각 마스크로 콘택(160)이 노출될 때까지 제 2 층간 절연막(130) 및 감광막(170)을 식각하여 라인 형태의 금속 배선 영역을 정의하는 트렌치(180)를 형성한다.
이때, 트렌치(180)는 하부의 폭이 상부의 폭 보다 좁아지도록 측면이 경사지게 형성될 수 있다.
다음에 도 9A 및 도 9B를 참조하면, 트렌치(180)가 매립되도록 도전막을 형성한 후 평탄화 공정(예컨대, CMP)을 수행하여 금속 배선(190)을 형성한다. 이때, 금속 배선은 비트 라인일 수 있으며, 금속 배선용 도전막은 메탈 예컨대 구리(Cu)를 포함할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 하부 구조물
110 : 제 1 층간 절연막
120 : 식각 정지막
130 : 제 2 층간 절연막
140 : 콘택홀
150 : 배리어 메탈막
160 : 콘택
170 : 감광막
180 : 트렌치
190 : 금속 배선

Claims (19)

  1. 하부 구조물 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 순차적으로 적층된 적층 절연막을 형성하는 단계;
    상기 적층 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에서 상기 제 1 층간 절연막 및 상기 식각 정지막 영역에만 도전막을 매립시켜 콘택을 형성하는 단계; 및
    상기 콘택의 상부면과 연결되는 금속 배선을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서, 상기 적층 절연막을 형성하는 단계는
    상기 하부 구조물 상부에 제 1 식각 선택비를 갖는 상기 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 제 2 식각 선택비를 갖는 상기 식각 정지막을 형성하는 단계; 및
    상기 식각 정지막 상부에 상기 제 1 식각 선택비를 갖는 상기 제 2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서, 상기 적층 절연막을 형성하는 단계는
    산화막, 질화막 및 산화막을 순차적으로 적층하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서, 상기 콘택홀을 형성하는 단계는
    콘택홀의 폭은 깊이에 따라 점차 좁아지되, 상기 식각 정지막의 일부가 상기 콘택홀의 안쪽으로 돌출되도록 상기 적층 절연막을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4항에 있어서, 상기 콘택을 형성하는 단계는
    상기 콘택홀의 내측벽에 배리어 메탈을 형성하는 단계;
    상기 배리어 메탈 중 상기 제 2 층간 절연막의 측면 및 돌출된 상기 식각 정지막의 상부면에 형성된 배리어 메탈을 선택적으로 제거하는 단계;
    상기 콘택홀이 매립되도록 도전막을 형성하는 단계; 및
    상기 배리어 메탈이 형성되지 않은 영역의 도전막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 4항에 있어서, 상기 식각 정지막은
    돌출된 상기 식각 정지막에 의해 형성된 홀의 직경이 상기 콘택홀 바닥면의 직경과 같은 크기를 갖도록 식각되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1항에 있어서, 상기 금속 배선을 형성하는 단계는
    상기 제 2 층간 절연막 상부에 금속 배선 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 콘택이 노출될 때까지 상기 제 2 층간 절연막을 식각하여 상기 금속 배선 영역을 정의하는 트렌치를 형성하는 단계; 및
    상기 트렌치가 매립되도록 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7항에 있어서, 상기 트렌치를 형성하는 단계는
    상기 트렌치의 하부의 폭이 상부의 폭 보다 좁아지도록 상기 트렌치의 측면을 경사지게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서, 상기 트렌치를 형성하는 단계는
    상기 트렌치의 하부의 폭이 상기 콘택의 상부면의 폭과 같아지도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 하부 구조물 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 순차적으로 적층된 적층 절연막;
    상기 식각 정지막 및 상기 제 1 층간 절연막에 매립된 콘택; 및
    상기 콘택의 상부면과 접하면서 제 1 방향으로 진행하며, 상기 제 2 층간 절연막에 매립된 금속 배선을 포함하되,
    상기 콘택은
    상기 제 1 층간 절연막 내에서는 깊이에 따라 폭이 점차 좁아지는 형태를 가지며, 상기 식각 정지막 내에 형성된 부분의 폭은 상기 제 1 층간 절연막 내에 형성된 부분의 상부면의 폭보다 좁은 것을 특징으로 하는 반도체 소자.
  11. 제 10항에 있어서,
    상기 콘택의 측벽에 형성된 배리어 메탈을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 10항에 있어서, 상기 금속 배선은
    하부의 폭이 상부의 폭 보다 좁아지도록 측면이 경사지게 형성된 것을 특징으로 하는 반도체 소자.
  13. 제 12항에 있어서, 상기 금속 배선은
    하부의 폭이 상기 콘택의 상부면의 폭과 같은 것을 특징으로 하는 반도체 소자.
  14. 제 10항에 있어서, 상기 콘택은
    상기 식각 정지막 내에 형성된 부분의 폭이 바닥면의 폭과 같은 것을 특징으로 하는 반도체 소자.
  15. 제 10항에 있어서, 상기 제 1 층간 절연막은
    산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 15항에 있어서, 상기 식각 정지막은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제 16항에 있어서, 상기 제 2 층간 절연막은
    산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제 10항에 있어서, 상기 콘택은
    텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제 10항에 있어서, 상기 금속 배선은
    구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자.


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