KR100562329B1 - 콘택 형성 방법 및 이를 이용한 반도체 소자 - Google Patents

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Abstract

본 발명은 식각 깊이가 다른 콘택홀을 형성할 때 깊이 차에 의해 발생되는 과도한 식각을 방지하여 콘택홀 식각의 공정신뢰도를 향상시킬 수 있는 콘택 형성 방법을 제공한다.
본 발명에 따르면, 먼저 기판 상에 제1 도전층을 형성하고, 제1 도전층을 패턴닝하여 하부콘택 및 게이트전극을 형성한다. 그리고 하부콘택 및 게이트전극이 형성된 기판 전면에 제1 실리사이드를 형성한 후, 하부콘택 상에는 제2 실리사이드를 더 형성한다. 그 다음, 기판 전면에 층간절연막을 형성하고 층간절연막을 식각하여 하부콘택 및 게이트전극 상에 제1 및 제2 콘택홀을 형성한다. 이렇게 형성된 제1 및 제2 콘택홀에 도전물질을 채워 콘택을 형성한다.
콘택, 텅스텐, 실리사이드, 과도식각

Description

콘택 형성 방법 및 이를 이용한 반도체 소자{Method for forming contact and semiconductor device using the same}
도 1a 내지 도 1c는 종래의 기판 위에 텅스텐 콘택 플러그를 형성하는 과정을 순서대로 보여주는 도면이다.
도 1d는 기판 위에 형성되는 콘택과 기판 상에 형성된 게이트 전극 위에 형성되는 콘택의 단면을 보여주는 도면이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 콘택 형성방법을 공정 순서대로 보여주는 도면이다.
본 발명은 콘택 형성방법 및 이를 이용하여 형성된 반도체 소자에 관한 것으로, 특히 식각 깊이가 서로 다른 복수의 콘택을 동시에 형성할 수 있는 반도체소자의 콘택 형성방법에 관한 것이다.
반도체 장치 소자 고집적화에 따라 소자가 차지하는 평면적이 줄어들고, 상하부 도전 영역을 연결하는 콘택(contact)의 폭도 점차 줄어들고 있다. 콘택의 폭이 줄어드는 경향은 노광 공정의 한계에 따른 패터닝의 어려움. 좁은 콘택 홀을 보 이드 없이 채워야 하는 어려움과 함께 콘택 저항의 증가로 인한 신호의 지연이나, 소자 특성의 변화를 초래하는 문제를 가진다.
종래의 콘택 플러그 물질로 폴리실리콘과 CVD 텅스텐이 일반적으로 사용되고 있다. 이들 가운데 폴리실리콘은 콘택홀에 대한 채움성이 좋아 콘택 플러그 물질로 많이 사용되나 비저항이 크고 콘택홀 폭이 좁아짐에 따라 콘택 저항을 높이는 문제가 있다. 그리고, 강유전체 커패시터를 채택한 반도체 장치의 경우, 하부 전극과 닿아 있는 폴리실리콘 콘택 플러그 상부가 강유전체 구조를 형성 혹은 복구하는 과정에서 산화성 고온 열처리를 통해 산화되어 콘택 불량을 초래할 수 있다.
한편, 저항이 낮고 채움성이 좋아 콘택 플러그로 많이 사용되는 CVD텅스텐의 경우, 콘택 플러그 저면에서 실리콘과 직접 닿을 경우 스파이크 현상 등의 문제를 가진다. 이런 문제를 막기 위해 텅스텐 플러그 형성을 위한 텅스텐 적층 전에, 콘택 홀이 형성된 층간절연막 상에 티타늄/티타늄 질화막으로 된 베리어 메탈층을 형성할 수 있다.
도 1a 내지 도 1c는 종래의 기판 위에 텅스텐 콘택 플러그를 형성하는 과정을 순서대로 보여주는 도면이다.
먼저, 도 1a에서와 같이, 기판(100) 상에 층간절연막(110)을 형성한다. 이 층간절연막(110) 상에 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 마스크로 하여 콘택홀(111)을 형성한다.
그 다음, 도 1b에서와 같이, 기판에 콘택홀(111)이 형성된 층간절연막(110) 상에 티타늄/티타늄 질화막으로 이루어진 베리어 메탈층(120)을 형성한다.
도 1c에서와 같이, 베리어 메탈층(120) 상에 텅스텐(130)을 CVD를 이용하여 증착하여 콘택플러그를 형성한다. 티타늄/티타늄 질화막으로 이루어진 베리어 메탈층(120)이 형성되면, 티타늄막과 기판의 실리콘이 반응하여 티타늄 실리사이드 층(140)이 형성된다.
이와 같이, 고 집적화가 진행되면서 콘택홀이 좁아지는 상태에서, 텅스텐층(130)의 적층 전에 티타늄/티타늄 질화막의 베리어 메탈층(120)을 먼저 적층하면, 베리어 메탈은 콘택홀의 폭을 더욱 좁혀 심(SEAM)이나 보이드(VOID)의 문제를 확대시킨다. 더욱이 텅스텐으로 콘택 플러그와 그 상부 배선을 함께 형성하는 경우, 오정렬이 발생하면, 배선을 형성하는 식각 과정에서 과도식각이 이루어지면서 콘택 플러그 상부가 손상되어 콘택 저항을 높이게 된다.
이에 더하여, 기판 위에 형성되는 콘택 및 기판 위의 게이트전극 위에 형성되는 콘택이 동시에 존재하는 경우 과도식각에 의하여 게이트전극가 손상될 수도 있다.
도 1d는 기판(100) 위에 형성되는 콘택홀(111)과 기판 상에 형성된 게이트 전극(150) 위에 형성되는 콘택홀(113)을 보여주는 단면도이다.
도 1d에서와 같이, 콘택홀(111)과 콘택홀(113)은 그 식각 깊이가 달라서, 동시에 식각을 수행하는 경우 콘택홀(113)의 길이 보다 더 식각되는 과도식각이 발생이 될 수 있다. 즉, 게이트전극(150) 위에 형성되는 콘택홀(113)이 과도하게 식각되어 게이트전극(150)의 상층에 손상을 줄 수 있는 가능성이 커진다는 문제점이 존재한다.
본 발명이 이루고자 하는 기술적 과제는 식각 깊이가 다른 콘택홀을 형성할 때 깊이 차에 의해 발생되는 과도한 식각을 방지하여 콘택홀 식각의 공정신뢰도를 향상시킬 수 있는 콘택 형성 방법 및 이를 이용한 반도체 소자를 제공하는 것이다.
본 발명의 하나의 특징에 따른 기판 상에 콘택을 형성하는 방법은,
a) 기판 상에 제1 도전층을 형성하는 단계;
b) 상기 제1 도전층을 패턴닝하여 하부콘택 및 게이트전극을 형성하는 단계;
c) 상기 기판 전면에 층간절연막을 형성하는 단계;
d) 상기 층간절연막을 식각하여 상기 하부콘택 및 게이트전극 상에 제1 및 제2 콘택홀을 형성하는 단계; 및
e) 상기 제1 및 제2 콘택홀에 도전물질을 채워 콘택을 형성하는 단계를 포함한다.
상기 b) 단계 후에 b-1) 상기 하부콘택 및 게이트전극이 형성된 기판 전면에 제1 실리사이드를 형성하는 단계를 더 포함할 수 있다.
상기 b-1) 단계 후에 b-2) 상기 하부콘택 상에 제2 실리사이드를 형성하는 단계를 더 포함할 수 있다.
상기 a) 단계 전에 상기 기판 위에 산화물층을 형성하는 단계를 더 포함할 수 있다.
상기 d) 단계 후에, 적어도 상기 제1 및 제2 콘택홀 저면에 배리어 메탈층을 형성하는 단계를 더 포함할 수 있다.
상기 e) 단계는, 상기 콘택홀에 상기 도전물질을 채운 후, CMP(Chemical Mechical Polishig) 공정을 이용하여 표면을 평탄화하는 단계를 포함할 수 있다.
본 발명의 다른 특징에 따른 기판 상에 형성된 콘택을 포함하는 반도체 소자는,
상기 기판 상에 형성되는 게이트전극;
상기 기판 상에 상기 게이트전극과 동일한 층에 형성되는 하부콘택;
상기 기판 전면에 형성되고, 상기 게이트전극 및 하부콘택 상에 제1 및 제2 콘택홀이 형성된 층간절연막; 및
상기 제1 및 제2 콘택홀에 도전물질이 채워져 형성된 제1 및 제2 콘택을 포함한다.
상기 반도체 소자는 적어도 상기 기판 위의 상기 게이트전극 및 상기 하부콘택 상에 형성되는 제1 실리사이드를 더 포함할 수 있다.
상기 하부콘택의 제1 실리사이드 위에 형성된 제2 실리사이드를 더 포함할 수 있다.
적어도 상기 제1 및 제2 콘택홀의 저면에 형성된 베리어 메탈층을 더 포함할 수 있다.
상기 베리어 메탈층은 티타늄 또는 티타늄 질화막으로 이루어지고, 상기 게이트전극 및 상기 하부콘택은 폴리실리콘으로 이루어질 수 있고, 상기 제1 및 제2 콘택을 형성하는 도전물질은 텅스텐일 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 콘택 형성방법에 대하여 도 2a 내지 도 2d를 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 콘택 형성방법을 공정 순서대로 보여주는 도면이다.
도 2a에서와 같이, 기판(200) 상에 산화물(210)을 형성하고, 그 위에 폴리실리콘(220)을 형성한다. 폴리실리콘(220) 위에 포토레지스트(230)를 형성한다. 노광 마스크를 이용하여 포토레지스트(230)를 노광하고, 현상하여 포토레지스트(230) 패턴을 형성한다. 그런 다음 포토레지스트(230)를 마스크로 하여 노광한 후 폴리실리콘(220)을 식각하여 도 2b와 같이 폴리실리콘(220)으로 이루어딘 하부 콘택(221) 및 게이트전극(223)을 형성한다.
그 다음, 도 2c와 같이, 하부콘택(221) 및 게이트전극(223)이 형성된 기판 전체에 제1차 실리사이드 공정을 수행하여 실리사이드(240)를 형성한다.
그 다음, 도 2d와 같이, 하부콘택(221) 위에만 제2차 실리사이드 공정을 수행하여 실리사이드(241)를 형성한다.
도 2e와 같이, 이렇게 제1 및 제2 실리사이드 공정을 수행한 후에, 기판 전체에 층간절연막(250)을 형성한다. 그리고 층간절연막(250) 위에 포토레지스트 패턴(260)을 형성한다.
그런 다음, 도 2f에서와 같이, 포토레지스트 패턴(260)을 마스크로 하여 하부콘택(221) 상의 콘택홀(251) 및 게이트전극(223) 상의 콘택홀(253)을 형성하기 위하여 식각한다. 그런 다음, 콘택홀(251, 253)이 형성된 기판 전면에 티타늄 또는 티타늄 질화막으로 이루어진 베리어 메탈층(270)을 형성한다. 이렇게 형성된 베리어 메탈층(270) 상에 텅스텐을 채우고 CMP(Chemical Mechical Polishig) 공정으로 평탄화하여 콘택(281, 283)을 완성한다.
이와 같이, 게이트전극(223)과 동일한 높이의 하부콘택(221)을 형성함으로써 기판 위에 형성되는 콘택(281)과 게이트 전극(223) 위에 형성되는 콘택(283)의 높이차를 없애 줌으로써 콘택홀 형성을 위한 식각 공정에서 콘택홀(253)의 과도식각에 의한 게이트전극(223)의 손상을 방지하고, 콘택홀(251)의 길이를 줄여 텅스텐 플러그의 채움성을 향상시킬 수 있다.
또한, 하부콘택(221) 상에 제1 및 제2 실리사이드 공정을 이중으로 실행함으로써 하부콘택(221)과 콘택(281)의 접촉저항을 낮출 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따르면, 기판 위에 게이트전극과 동일한 높이를 갖는 하부콘택을 형성하여 기판 위에 형성되는 콘택홀과 게이트전극 위에 형성되는 콘택홀의 깊이 차이를 없앰으로써, 콘택홀의 식각 공정에서 콘택홀의 깊이 차이에 의해 발생할 수 있는 게이트전극의 손상을 방지할 수 있다.
또한, 기판에 하부콘택을 형성한 후에 콘택홀을 형성함으로써 콘택홀의 깊이가 감소하므로, 텅스텐을 사용하여 플러그콘택을 형성할 때 텅스텐의 채움성이 좋아지고 이로 인하여 고집적화된 회로 구현이 가능하며, 심(seam)이나, 보이드(void)문제를 해결할 수 있다.

Claims (13)

  1. 기판 상에 콘택을 형성하는 방법에 있어서,
    a) 기판 상에 제1 도전층을 형성하는 단계;
    b) 상기 제1 도전층을 패턴닝하여 하부콘택 및 게이트전극을 형성하는 단계;
    c) 상기 기판 전면에 층간절연막을 형성하는 단계;
    d) 상기 층간절연막을 식각하여 상기 하부콘택 및 게이트전극 상에 제1 및 제2 콘택홀을 형성하는 단계; 및
    e) 상기 제1 및 제2 콘택홀에 도전물질을 채워 콘택을 형성하는 단계
    를 포함하는 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 b) 단계 후에
    b-1) 상기 하부콘택 및 게이트전극이 형성된 기판 전면에 제1 실리사이드를 형성하는 단계를 더 포함하는 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 b-1) 단계 후에
    b-2) 상기 하부콘택 상에 제2 실리사이드를 형성하는 단계를 더 포함하는 콘택 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 a) 단계 전에
    상기 기판 위에 산화물층을 형성하는 단계를 더 포함하는 콘택 형성 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 d) 단계 후에,
    적어도 상기 제1 및 제2 콘택홀 저면에 배리어 메탈층을 형성하는 단계를 더 포함하는 콘택 형성 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 e) 단계는,
    상기 콘택홀에 상기 도전물질을 채운 후, CMP(Chemical Mechical Polishig) 공정을 이용하여 표면을 평탄화하는 단계를 포함하는 콘택 형성 방법.
  7. 기판 상에 형성된 콘택을 포함하는 반도체 소자에 있어서,
    상기 기판 상에 형성되는 게이트전극;
    상기 기판 상에 상기 게이트전극과 동일한 층에 형성되는 하부콘택;
    상기 기판 전면에 형성되고, 상기 게이트전극 및 하부콘택 상에 제1 및 제2 콘택홀이 형성된 층간절연막; 및
    상기 제1 및 제2 콘택홀에 도전물질이 채워져 형성된 제1 및 제2 콘택
    을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    적어도 상기 기판 위의 상기 게이트전극 및 상기 하부콘택 상에 형성되는 제1 실리사이드를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 하부콘택의 제1 실리사이드 위에 형성된 제2 실리사이드를 더 포함하는 반도체 소자.
  10. 제7항에 있어서,
    적어도 상기 제1 및 제2 콘택홀의 저면에 형성된 베리어 메탈층을 더 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 베리어 메탈층은 티타늄 또는 티타늄 질화막으로 이루어진 반도체 소자.
  12. 제7항에 있어서,
    상기 게이트전극 및 상기 하부콘택은 폴리실리콘으로 이루어진 반도체 소자.
  13. 제7항에 있어서,
    상기 제1 및 제2 콘택을 형성하는 도전물질은 텅스텐인 반도체 소자.
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