KR20080026862A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20080026862A KR1020060091970A KR20060091970A KR20080026862A KR 20080026862 A KR20080026862 A KR 20080026862A KR 1020060091970 A KR1020060091970 A KR 1020060091970A KR 20060091970 A KR20060091970 A KR 20060091970A KR 20080026862 A KR20080026862 A KR 20080026862A
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윤철주
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드, 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 콘택 패드와 선택적으로 연결된 도전 라인 및 도전 라인과 연결된 콘택 패드의 표면에 식각액에 대한 식각 선택비가 높은 금속 물질로 형성된 금속막 패턴을 포함한다
도전막 패턴, 습식 식각액, 식각 선택비

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역 및 주변 회로 영역의 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104a: 활성 영역 104b: 불순물 영역
110: 제 1 층간 절연막 112a: 게이트 라인
112b: 게이트 전극 114: 비트 라인용 콘택 패드
116: 스토리지 노드용 콘택 패드 122a, 122b: 절연막 패턴
132: 도전막 패턴 140: 제 2 층간 절연막
142a: 비트 라인용 콘택 홀 142b: 배선용 콘택 홀
144: 비트 라인용 콘택 스페이서 150a: 비트 라인
150b: 배선 153a: 비트 라인용 콘택 플러그
153b: 배선용 콘택 플러그 152a, 152b: 금속 배리어막
154a: 비트 라인용 도전막 154b: 배선용 도전막
156a, 156b: 캡핑막 158a: 비트 라인용 스페이서
160: 제 3 층간 절연막 162: 스토리지 노드용 콘택 홀
164: 스토리지 노드용 확장 콘택 홀
170: 스페이서용 절연막 172: 스토리지 노드용 콘택 스페이서
180: 스토리지 노드용 콘택 플러그
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 콘택의 전기적 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자와 소자 또는 층과 층을 연결시키기 위한 콘택 홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트 비(aspect ratio)가 증가하여 사진 식각 공정시 콘택 홀의 정렬 마진(alignment margin)이 감소한다
이에 따라 스토리지 노드용 콘택인 매몰 콘택(BC: buried contact)의 사이즈 또한 감소하게 되어, 하부로 갈수록 폭이 점차 작아지거나 콘택 홀이 완전히 형성 되지 않으며, 저항이 증가하는 문제가 발생할 수 있다. 따라서 매몰 콘택의 사이즈를 증가시키기 위해 콘택 홀을 형성 후, 콘택 홀에 대해 습식 식각 공정을 수행함으로써 콘택 홀의 폭을 확장시킬 수 있었다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라 비트 라인의 사이즈 또한 작아져 확장된 매몰 콘택을 형성하기 위한 습식 식각 공정시 하부에 위치하는 패드의 절연 마진이 부족하여 인접한 패드의 일부를 노출시키게 된다. 이에 따라 식각액이 비트 라인과 하부의 콘택 패드를 연결하는 콘택(DC:Direct Contact)으로 침투하여 도전 물질이 식각될 수 있다.
따라서, 후속 공정시 비트 라인 하부의 콘택(DC) 일부에 절연 물질이 채워지거나, 매몰 콘택의 도전 물질로 채워져 원하지 않는 전기적 불량을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택의 전기적 불량을 방지할 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드, 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 콘택 패드와 선택적으로 연결된 도전 라인 및 도전 라인과 연결된 콘택 패드의 표면에 식각액에 대한 식각 선택비가 높은 금속 물질로 형성된 금속막 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 콘택 패드를 형성하고, 제 1 층간 절연막 상에 콘택 패드를 선택적으로 노출시키는 절연막 패턴을 형성하고, 선택적으로 노출된 콘택 패드 상에 식각액에 대한 식각 선택비가 높은 금속막 패턴을 형성하고, 절연막 패턴 및 금속막 패턴 상의 제 2 층간 절연막 상에 금속막 패턴과 연결되는 도전 라인을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 레이아웃도이며, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역 및 주변 회로 영역의 단면도로서, 도 2의 셀 영역은 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 셀 영역(A)과 주변 회로 영역(B)으로 구분된 반도체 기판(100)은 소자 분리막(102)에 의해 활성 영역(104a)이 정의되어 있다.
셀 영역(A)의 반도체 기판(100) 상에는 일방향으로 연장된 다수의 게이트 라인(112a)이 위치하며, 게이트 라인(112a) 양측의 활성 영역(104a)에는 불순물이 도핑되어 통상의 트랜지스터들이 형성되어 있다. 그리고 주변 회로 영역(B)의 반도체 기판(100) 상에는 NMOS 트랜지스터 및 PMOS 트랜지스터 등이 형성되어 있다.
셀 영역(A)의 게이트 라인(112a) 및 주변 회로 영역(B)의 게이트 전극(112b)은 게이트 절연막(106), 게이트용 도전막(107), 게이트용 캡핑막(108) 및 게이트 스페이서(109)로 이루어져 있다.
셀 영역(A)의 게이트 라인(112a) 및 주변 회로 영역(B)의 게이트 전극(112b) 상에는 제 1 층간 절연막(110)이 위치한다. 셀 영역(A)에 위치하는 게이트 라인(112a)들 사이의 제 1 층간 절연막(110)에는 콘택 패드(114, 116)들이 형성되어 있다. 콘택 패드(114, 116)는 게이트 라인(112a)에 대하여 자기 정렬된 콘택 패드(SAC: Self- Aligned Contact pad)일 수 있으며, 불순물이 도핑된 폴리실리콘막 또는 금속막으로 이루어질 수 있다.
이와 같은 콘택 패드들은 상부에 위치하는 비트 라인(150a)과 전기적으로 연결된 비트 라인용 콘택 패드(114)와 스토리지 노드(미도시)와 전기적으로 연결되는 스토리지 노드용 콘택 패드(116)로 구분된다.
셀 영역(A)의 비트 라인용 콘택 패드(114) 상에는 식각액에 대한 식각 선택비가 높은 금속막 패턴(132)이 형성되어 있다. 금속막 패턴(132)은 플로린(fluorine)을 포함하는 식각액에 대한 식각 선택비가 높은 물질로 이루어져 있으며, 플로린을 포함하는 식각액으로는 예를 들어 불산 용액(HF) 또는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 등일 수 있다. 이와 같은 금속막 패턴(132)은 예를 들어 코발트 실리사이드(CoSix)막 또는 텅스텐 실리사이드(WSix)막 등일 수 있다. 따라서 금속막 패턴(132)은 후속 공정에서 사용되는 식각액으로부터 비트 라인용 콘택 패드(114)를 보호하는 역할을 한다.
그리고, 셀 영역(A)의 스토리지 노드용 콘택 패드(116) 및 제 1 층간 절연막(110)과 주변 회로 영역(B)의 제 1 층간 절연막(110) 상에는 금속막 패턴(132)과 동일층에 절연막 패턴(122a, 122b)이 형성되어 있다.
금속막 패턴(132) 및 절연막 패턴(122a, 122b) 상에는 제 2 층간 절연막(140)이 위치한다. 그리고 셀 영역(A)의 제 2 층간 절연막(140) 내에는 비트 라 인용 콘택 패드(114)와 전기적으로 연결되는 비트 라인 콘택 플러그(153a)가 형성되어 있다. 구조적으로 비트 라인용 콘택 플러그(163a)는 하부의 금속막 패턴(132)과 접촉되어 있다. 그리고 비트 라인 콘택 플러그(153a)의 양 측벽에는 질화막으로 이루어진 비트 라인용 콘택 스페이서(144)가 형성되어 있다.
이러한 비트 라인 콘택 플러그(153a)는 도전막으로 형성되어 있으며, 금속막으로 이루어질 경우 금속막 하부에는 금속 배리어막(152a)이 위치할 수 있다. 금속막으로는 W막, Cu막 또는 Al막 등으로 이루어질 수 있으며, 금속막 하부에 위치하는 금속 배리어(152a)막으로는 TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나의 막이거나 이들의 조합으로 형성된 막일 수 있다. 주로, 금속 배리어막(152a)으로는 Ti/TiN막이 이용되며, 금속막으로는 W막이 이용된다.
그리고, 주변 회로 영역(B)에는 제 1 층간 절연막(110), 절연막(122b) 및 제 2 층간 절연막(140)에 걸쳐 주변 회로 영역(B)의 불순물 영역(104b) 또는 게이트 전극(112b)과 연결되는 배선 콘택 플러그(153b)가 형성되어 있다. 배선 콘택 플러그(153b)는 비트 라인 콘택 플러그(153a)와 마찬가지로 도전막으로 형성되며, 금속막으로 이루어진 경우 금속막 하부에는 금속 배리어막(152b)이 위치한다. 주변 회로 영역(B)에 형성된 배선 콘택 플러그(153b)는 게이트 전극(112b)에 대해 자기 정렬되어 하부로 갈수록 폭이 좁아지는 형태를 갖는다.
주변 회로 영역(B)에 형성된 배선 콘택 플러그(153b)는 불순물 영역(104b) 또는 게이트 전극(112b)의 게이트용 도전막(107)과 접촉되므로, 접촉면에 금속 배리어막(152a)과 실리콘 조성의 반응으로 인한 금속 실리사이드막이 형성된다. 금속 배리어막(152b)이 주로 Ti/TiN막으로 형성되므로 접촉면에는 TiSix막이 형성될 것이다.
한편, 셀 영역(A)의 제 2 층간 절연막(140) 상에는 비트 라인 콘택 플러그(153a)와 연결되며, 하부의 게이트 라인(112a)과 수직 방향으로 연장된 다수의 비트 라인(150a)이 위치한다. 그리고 주변 회로 영역(B)의 제 2 층간 절연막(140) 상에는 배선 콘택 플러그(153b)와 연결된 배선(150b)이 위치한다.
셀 영역(A)의 비트 라인(150a)은 비트 라인용 도전막(154a) 및 비트 라인용 캡핑막(156a)이 적층되어 있으며, 비트 라인용 도전막(154a) 및 비트 라인용 캡핑막(156a)의 측벽에는 스페이서(158a)가 위치한다. 여기서, 비트 라인용 도전막(154a)은 하부의 비트 라인 콘택 플러그(153a)와 동일하게 금속막으로 이루어질 수 있다.
셀 영역(A)의 비트 라인(150a)과 동일층에 위치하는 주변 회로 영역(B)의 배선(150b)은 비트 라인(150a)과 동일한 적층 구조를 가질 수 있다.
그리고 비트 라인(150a) 및 배선(150b) 상에는 제 3 층간 절연막(160)이 위치하며, 셀 영역(A)의 절연막 패턴(122a)과 제 2 및 제 3 층간 절연막(140, 160)에 걸쳐 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 스토리지 노드용 확장 콘택 홀(164)이 형성되어 있다. 스토리지 노드용 확장 콘택 홀(164)은 제 2 층간 절연막(140) 내에서 비트 라인(150a) 방향으로 확장되어 있으며, 하부에서 비트 라인 콘택 플러그(153a)의 비트 라인용 콘택 스페이서(144)의 측벽과 도전막 패 턴(132)의 일부를 노출시킬 수 있다.
스토리지 노드용 확장 콘택 홀(164)의 내벽에는 스토리지 노드용 콘택 스페이서(172)가 형성되어 있으며, 하부의 도전막 패턴(132)이 노출되지 않도록 덮고 있다. 그리고 스토리지 노드용 확장 콘택 홀(164) 내부에는 도전 물질로 이루어진 스토리지 노드 콘택 플러그(180)가 형성되어 있다. 이와 같이 스토리지 노드용 확장 콘택 홀(164) 내에 스토리지 노드 콘택 플러그(180)가 형성되어 있으므로 스토리지 노드용 콘택 패드(116)와의 접촉 면적이 증가된다. 그리고 스토리지 노드용 콘택 스페이서(172)에 의해 스토리지 노드 콘택 플거그(180)와 도전막 패턴(132) 간의 브릿지 현상 또는 스토리지 노드 콘택 플러그(180)들 간의 브릿지 현상을 방지할 수도 있다.
이하, 도 1, 도 3 내지 도 11 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
먼저, 도 3에 도시된 바와 같이, 셀 영역(A) 및 주변 회로 영역(B)이 구분된 반도체 기판(100)에 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성함으로써 활성 영역(104a)을 정의한다.
그리고 나서, 활성 영역(104a)이 정의된 반도체 기판(100) 상에 활성 영역(104a)을 가로지르며 일 방향으로 연장된 다수의 게이트 라인(112a) 및 게이트 전극(112b)들을 형성한다. 보다 상세히 설명하면, 셀 영역(A) 및 주변 회로 영 역(B)의 반도체 기판(100) 상에 게이트 절연막(106), 게이트용 도전막(107) 및 게이트 캡핑막(108)이 순차적으로 적층된 게이트 패턴을 형성한다. 그리고 나서 게이트 패턴을 이온 주입 마스크로 이용하여 반도체 기판(100)에 붕소(B) 또는 인(P)과 같은 불순물을 이온 주입함으로써 불순물 영역(미도시)을 형성한다. 그리고 게이트 패턴이 형성된 반도체 기판(100) 전면에 질화막을 증착한 다음 이방성 식각하여 스페이서(109)를 형성함으로써 게이트 라인(112a) 및 게이트 전극(112b)을 완성한다.
이 때, 주변 회로 영역(B)에는 NMOS 트랜지스터 및 PMOS 트랜지스터들이 형성되며, NMOS 트랜지스터 및 PMOS 트랜지스터의 각 게이트는 서로 다른 도전형의 불순물이 도핑된 듀얼 게이트 구조를 가질 수 있다.
이와 같이 게이트 라인(112a) 및 게이트 전극(112b)을 형성한 다음에는 반도체 기판(100) 전면에 산화물로 이루어진 절연 물질을 증착하고, 화학 기계적 연마(CMP) 또는 에치 백(etch back) 공정을 수행하여 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다. 제 1 층간 절연막(110)은 실리콘 산화물로 이루어질 수 있다.
그리고 나서, 제 1 층간 절연막(110)에 통상의 사진 식각 공정을 실시하여 셀 영역(A)의 불순물 영역(미도시)을 노출시키는 콘택 홀을 형성한다. 제 1 층간 절연막(110)에 콘택 홀을 형성시, 게이트 라인(112a)에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용함으로써 콘택 홀들이 게이트 라인(112a)에 대하여 자기 정렬(self alignment)되면서 셀 영역(A)의 내의 불순물 영역(미도시)을 노출시킨다.
그리고 나서, 콘택 홀이 형성된 제 1 층간 절연막(110) 전면에 고농도의 불 순물이 도핑된 폴리실리콘과 같은 도전 물질 또는 금속 물질을 증착하여 콘택 홀을 매립시키는 도전막을 형성한다. 이어서, 제 1 층간 절연막(110)의 상부가 노출될 때까지 도전막을 평탄화시킴으로써 셀 영역(A)의 제 1 층간 절연막(110) 내에 자기 정렬된 콘택 패드(114, 116)를 형성한다. 콘택 패드(114, 116)는 후속 공정에 의해 비트 라인용 콘택 패드(114) 및 스토리지 노드용 콘택 패드(116)로 구분될 수 있다.
이 후, 도 4에 도시된 바와 같이, 결과물 전면에 절연막을 증착하고 패터닝하여 비트 라인용 콘택 패드(114)의 표면을 노출시키는 절연막 패턴(122a, 122b)을 형성한다. 이 때, 절연막 패턴(122a, 122b)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있을 것이다.
그리고 나서, 절연막 패턴(122a, 122b)이 형성된 결과물 전면에 비트 라인용 콘택 패드(114)를 덮을 수 있도록 금속막(130)을 증착한다. 예를 들어, 금속막(130)으로는 Co막 또는 W막을 증착하여 형성할 수 있다.
이 후, 결과물 전면에 열처리 공정과 같은 실리사이드화 공정을 수행하여 금속막(130)과 비트 라인용 콘택 패드(114)가 접하는 부분에 실리사이드막을 형성한다. 즉, Co막 또는 W막으로 이루어진 금속막(130)과 비트 라인용 콘택 패드(114)의 실리콘 성분이 반응하여 계면에 CoSix막 또는 WSix막이 형성될 수 있다.
그리고 나서, 결과물 전면에 대하여 습식 식각(selective wet etch) 공정을 수행하여 미반응된 금속막을 제거한다. 여기서 사용되는 습식 식각 용액으로는 황 산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다. 이에 따라 도 5에 도시된 바와 같이 비트 라인용 콘택 패드(114) 상에 금속막 패턴(132)이 완성된다.
이와 같이 형성된 금속막 패턴(132)은 CoSix막 또는 WSix막 등으로서, 후속 공정에서 사용되는 식각액에 대한 식각 선택비가 높은 물질로 이루어진다. 그리고 후속 공정에서 사용되는 식각액으로는 플로린이 포함된 용액일 수 있으며, 예를 들어 불산 용액(HF) 또는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 등일 수 있다.
이와 같이 절연막 패턴(122a, 122b) 및 금속막 패턴(122b)을 형성한 다음에는 도 6에 도시된 바와 같이, 절연막 패턴(122a, 122b) 및 금속막 패턴(122b) 상에 제 2 층간 절연막(140)을 형성한다. 예를 들어, 제 2 층간 절연막(140)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같이 실리콘 산화막 중 선택된 물질을 증착하여 형성할 수 있다.
다음으로, 제 2 층간 절연막(130)에 대해 통상의 사진 식각 공정을 실시하여 셀 영역(A)에 비트 라인용 콘택 홀(142a)을 형성하고, 주변 회로 영역(B)에는 배선용 콘택 홀(142b)을 형성한다.
보다 상세히 설명하면, 비트 라인용 콘택 홀(142a)은 셀 영역(A)에서 제 2 층간 절연막(140) 하부에 위치하는 금속막 패턴(132)이 노출될 때까지 식각하여 형 성한다. 그리고 배선용 콘택 홀(142b)은 주변 회로 영역(B)에서 제 2 층간 절연막(140) 및 절연막 패턴(122b)과 제 1 층간 절연막(110)을 식각하여 반도체 기판(100) 내의 불순물 영역(104b) 또는 게이트 전극(112b)을 노출시킬 수 있다. 이와 같이 형성되는 배선용 콘택 홀(142b)은 하부에 위치하는 게이트 전극(112b)에 대해 자기 정렬되어 형성된다.
그리고 나서, 비트 라인용 콘택 홀(142a) 및 배선용 콘택 홀(142b)이 형성된 결과물 전면에 스페이서용 질화막을 증착하고, 스페이서용 절연막에 대해 에치-백 공정을 실시함으로써 비트 라인용 콘택 홀(142a)의 내벽에 비트 라인용 콘택 스페이서(144)를 형성한다. 비트 라인용 콘택 스페이서(144)를 형성시 주변 회로 영역(B)에 형성된 배선용 콘택 홀(142b)의 내벽에도 콘택 스페이서가 형성될 수 있을 것이다.
이어서, 도 7에 도시된 바와 같이, 내벽에 콘택 스페이서(144)가 형성된 비트 라인용 콘택 홀(142a) 및 배선용 콘택 홀(142b) 내에 도전 물질을 충진시켜 비트 라인용 콘택 플러그(153a) 및 배선용 콘택 플러그(153a)를 형성한다. 이 때, 도전 물질을 제 2 층간 절연막(140) 상부까지 충분히 두껍게 형성하고 평탄화하여 비트 라인용 도전막(154a) 및 배선용 도전막(154b)을 동시에 형성할 수 있다.
보다 구체적으로, 비트 라인용 콘택 플러그(153a) 및 배선용 콘택 플러그(153b)는 금속막으로 형성할 수 있으며, 금속막으로는 W, Cu 또는 Al 등과 같은 금속 물질로 형성될 수 있다. 그리고, 금속막을 형성하기 전 금속 물질의 확산을 방지하고 콘택 저항을 감소시키기 위한 금속 배리어막(152a, 152b)을 얇게 형성한 다. 금속 배리어막(152a, 152b)으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성할 수 있다. 이와 같이, 비트 라인용 콘택 플러그(153a)를 형성하면 비트 라인용 콘택 플러그(153a)의 금속 배리어막(152a)은 금속막 패턴(132)과 접하게 된다. 그리고 배선용 콘택 플러그(153b)의 금속 배리어막(152b)는 게이트 전극(112b) 또는 불활성 영역(104b)과 접하게 된다. 따라서 배선용 콘택 플러그(153b)와 게이트 전극(112b) 또는 불활성 영역(104b)이 접하는 계면에는 실리사이드막이 형성될 수 있다. 이 때, 금속 배리어막(152b)이 주로 Ti/TiN막으로 형성되므로 계면에는 TiSix -막이 형성될 것이다.
다음으로, 도 8에 도시된 바와 같이, 비트 라인용 도전막(154a) 및 배선용 도전막(154b)과 캡핑막(156a, 156b)을 패터닝하여 셀 영역(A)에 비트 라인(150a)을 형성하고 주변 회로 영역(B)에는 배선(150b)을 형성한다. 보다 구체적으로, 셀 영역(A)의 비트 라인(150a)은 하부의 게이트 라인(112a)들과 수직 방향으로 연장되며, 비트 라인 콘택 플러그(154a)와 전기적으로 연결되도록 패터닝한다. 그리고 비트 라인(150a)은 패터닝된 비트 라인용 도전막(154a) 및 캡핑막(156a)의 양측벽에 비트 라인용 스페이서(158a)를 포함한다. 비트 라인용 스페이서(158a)는 비트 라인용 캡핑막(156a) 및 비트 라인용 도전막(154a)을 패터닝 후 전면에 질화막을 증착하고 에치 백하여 형성할 수 있다.
그리고, 주변 회로 영역(B)의 배선(150b)은 하부의 배선 콘택 플러그(153b)와 전기적으로 연결되도록 패터닝하여 비트 라인(150a)과 동시에 형성한다.
이 후, 비트 라인(150a) 및 배선(150b)이 형성된 제 2 층간 절연막(140) 상에 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(160)을 형성한다. 제 3 층간 절연막(160)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 이루어질 수 있다.
그리고 나서, 도 9에 도시된 바와 같이, 절연막 패턴(122a)과 제 2 및 제 3 층간 절연막(140, 160)을 패터닝하여 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 스토리지 노드용 콘택 홀(162)을 형성한다. 이와 같이 형성된 스토리지 노드용 콘택 홀(162)은 종횡비(aspect ratio)가 크기 때문에 하부로 갈수록 폭이 좁아진다.
그러므로, 도 10에 도시된 바와 같이, 스토리지 노드용 콘택 홀(162)의 하부 폭을 증가시키기 위해 스토리지 노드용 콘택 홀(162)에 대해 습식 식각을 수행한다. 이 때, 식각액으로는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 또는 불산 용액(HF)을 사용할 수 있을 것이다.
이에 따라 스토리지 노드용 콘택 홀(162)이 비트 라인(150) 방향으로 확장되어 스토리지 노드용 확장 콘택 홀(164)이 형성된다. 이와 같이 습식 식각을 통해 스토리지 노드용 확장 콘택 홀(164)을 형성할 때, 비트 라인용 콘택 플러그(153a) 측벽의 콘택 스페이서(144) 및 비트 라인용 콘택 패드(114) 상에 위치한 도전막 패턴(132)의 일부도 노출될 수 있다.
이 때, 금속막 패턴(132)이 플로린을 포함하는 식각액에 대해 식각 선택비가 높은 물질로 형성되어 있으므로, 습식 식각시 하부의 비트 라인용 콘택 패드(114)가 노출되어 손상되는 것을 방지할 수 있다.
다음으로, 스토리지 노드용 확장 콘택 홀(164)의 표면을 따라 컨포말하게 콘택 스페이서용 절연막을 형성한다. 콘택 스페이서용 절연막은 실리콘 질화막(SiN)을 약 100 ~ 300Å의 두께로 증착하여 형성할 수 있다.
이 후, 도 11에 도시된 바와 같이, 컨포말하게 증착된 스페이서용 절연막에 대해 에치 백 공정을 실시하여 스토리지 노드용 확장 콘택 홀(164)의 내벽에 스토리지 노드용 콘택 스페이서(172)를 형성한다. 이 때, 스토리지 도드용 콘택 스페이서(172)는 도전막 패턴(132)을 덮어 도전막 패턴(132)과 스토리지 노드용 콘택 플러그(도 2의 180 참조)가 전기적으로 연결되는 것을 방지한다.
그리고 나서, 도 2에 도시된 바와 같이, 스토리지 노드용 확장 콘택 홀(164) 내부를 도전 물질 또는 금속 물질로 충진시키고 평탄화하여 스토리지 노드 콘택 플러그(180)를 완성한다. 즉, 비트 라인 콘택 플러그(153a)의 손상을 방지하면서 하부의 스토리지 노드용 콘택 패드(116)와의 접촉 면적이 증가된 스토리지 노드용 콘택 플러그(180)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 비트 라인용 콘택 패드 상에 스토리지 노드용 확장 콘택 홀 형성시 습식 식각액에 대한 식각 선택비가 높은 물질로 형성된 도전막 패턴을 형성함으로써, 스토리지 노드용 확장 콘택 홀 형성시 비트 라인용 콘택 패드가 습식 식각액에 의해 손상되는 것을 방지할 수 있다. 따라서, 콘택의 손상으로 인한 반도체 소자의 전기적 불량을 방지할 수 있다.

Claims (10)

  1. 반도체 기판 상의 제 1 층간 절연막 내에 형성된 콘택 패드;
    상기 제 1 층간 절연막 상의 제 2 층간 절연막 상에 위치하며, 상기 콘택 패드와 선택적으로 연결된 도전 라인; 및
    상기 도전 라인과 연결된 콘택 패드의 표면에 식각액에 대한 식각 선택비가 높은 금속 물질로 형성된 금속막 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속막 패턴은 플로린(fluorine)을 포함하는 식각액에 대한 식각 선택비가 높은 물질로 형성된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 플로린을 포함하는 식각액은 암모니아(NH4OH) 또는 불산(HF)을 포함하는 용액인 반도체 소자.
  4. 제 2 항에 있어서,
    상기 금속막 패턴은 코발트 실리사이드막 또는 텅스텐 실리사이드막으로 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 도전 라인과 상기 콘택 패드를 선택적으로 연결시키는 콘택 플러그를 더 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 콘택 플러그는 금속 배리어막 및 금속막이 적층된 반도체 소자.
  7. 반도체 기판 상의 제 1 층간 절연막 내에 콘택 패드를 형성하고,
    상기 제 1 층간 절연막 상에 상기 콘택 패드를 선택적으로 노출시키는 절연막 패턴을 형성하고,
    선택적으로 노출된 상기 콘택 패드 상에 식각액에 대한 식각 선택비가 높은 금속막 패턴을 형성하고,
    상기 절연막 패턴 및 상기 금속막 패턴 상의 제 2 층간 절연막 상에 상기 금속막 패턴과 연결되는 도전 라인을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속막 패턴은 플로린(fluorine)을 포함하는 식각액에 대한 식각 선택비가 높은 물질로 형성하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 플로린을 포함하는 식각액은 암모니아 또는 불산을 포함하는 용액인 반도체 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 플로린을 포함하는 식각액은 암모니아 또는 불산을 포함하는 용액인 반도체 소자 제조 방법.
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