KR100687862B1 - 랜딩 플러그 콘택 제조 방법 - Google Patents

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Abstract

본 발명은 랜딩 플러그 콘택 제조 방법에 관한 것으로, 임의의 반도체 소자가 형성된 반도체 기판 상부 전면에 기판 방향으로 불순물 농도가 높은 다층의 층간 절연막을 형성하는 단계와, 다층의 층간 절연막을 식각해서 임의의 반도체 기판이 오픈되는 랜딩 플러그 콘택을 형성하는 단계와, 다층의 층간 절연막에 세정 공정을 진행하여 랜딩 플러그 콘택의 하부 선폭을 증가시키는 단계를 포함한다. 그러므로 본 발명은 비트 라인 또는 스토리지노드 콘택과 반도체 기판의 활성 영역을 수직으로 연결하기 콘택이 형성되는 층간 절연막을 기판 방향으로 불순물 농도가 높도록 형성함으로써 콘택 식각 후 세정 공정에 의해 랜딩 플러그 콘택의 하부 선폭을 크게 증가시킬 수 있다.
랜딩 플러그 콘택, 세정 공정, 층간 절연막 농도

Description

랜딩 플러그 콘택 제조 방법{Method for manufacturing landing plug contact}
도 1a 및 도 1b는 종래 기술에 의한 랜딩 플러그 콘택을 나타낸 평면도 및 수직 단면도이다.
도 2는 종래 기술에 의한 층간 절연막에 랜딩 플러그 콘택을 식각한 후에 세정 공정을 진행했을 때의 수직 단면도이다.
도 3은 종래 기술에 의한 랜딩 플러그 콘택을 갖는 층간 절연막에 플러그, 비트 라인 및 스토리지노드 콘택 등을 형성했을 때의 수직 단면도이다.
도 4는 본 발명에 따른 랜딩 플러그 콘택을 나타낸 평면도이다.
도 5a 및 도 5b는 본 발명에 따른 다층 농도 층간 절연막에 랜딩 플러그 콘택을 식각한 후에 세정 공정을 진행했을 때의 수직 단면도이다.
도 6은 본 발명에 따른 랜딩 플러그 콘택을 갖는 층간 절연막에 플러그, 비트 라인 및 스토리지노드 콘택 등을 형성했을 때의 수직 단면도이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
100 : 활성 영역 102 : 비활성 영역
108 : 다층 층간 절연막 110 : 랜딩 플러그 콘택
112 : 랜딩 플러그
본 발명은 반도체 소자의 콘택 제조 방법에 관한 것으로서, 특히 비트 라인 또는 스토리지노드 콘택과 반도체 기판의 활성 영역을 수직으로 연결하기 위한 랜딩 플러그 콘택 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 작아지고 고집적화됨에 따라 메모리 셀 크기가 점점 축소되고 있다. 반도체 소자의 고집적화를 위해서는 리소그라피(lithography), 셀 구조, 배선과 관련된 새로운 물질 및 절연막과 관련된 물성한계 연구 등이 필요할 뿐만 아니라 비트 라인, 스토리지 노드 콘택 선폭(CD : Critical Dimension)이 점점 작아지게 된다.
도 1a 및 도 1b는 종래 기술에 의한 랜딩 플러그 콘택홀을 나타낸 평면도 및 수직 단면도이다.
도 1a를 참조하면, 반도체 기판에는 소자의 활성 영역(active region)(10)이 있으며 소자의 비활성 영역(nonactive region)(12)이 있다. 그리고 라인 형태의 다수개의 게이트 전극(14)이 형성되어 있으며 게이트 전극(14) 사이의 활성 영역(e, f)은 비트 라인 또는 스토리지노드 콘택과 접촉되는 부분이 된다. 이때 도면 부호 16은 비트 라인 또는 스토리지노드 콘택용 활성 영역(e, f) 부분을 오픈 하기 위한 랜딩 플러그 콘택 마스크 영역이 도시되어 있다.
도 1b를 참조하면, 반도체 기판의 활성 영역(10)에 STI(Shallow Trench Isolation) 등의 소자 분리막으로 이루어진 비활성 영역(12)이 형성되어 있으며 반도체 기판에 게이트 전극(14)을 포함한 셀 트랜지스터가 형성되어 있으며 그 위 전체를 층간 절연막(18)(예를 들어 USG, BPSG 등)이 커버하고 있다. 랜딩 플러그 콘택 마스크를 이용한 식각 공정에 의해 형성된 층간 절연막(18)의 콘택(20)을 통해 게이트 전극(도시하지 않음) 사이의 임의의 활성 영역(10) 부분이 오픈된다.
현재 랜딩 플러그 콘택은 식각시 식각 슬로프로 인하여 층간 절연막의 상부 부분의 콘택 선폭(CD)이 큰 반면에, 활성 영역과 접하는 하부 콘택 선폭(CD)이 작기 때문에 도 2와 같이 콘택을 갭필하기 전에 미리 세정 공정을 실시하여 하부 콘택 선폭을 충분히 확보한다.
도 2에 도시된 바와 같이, 층간 절연막(18)의 콘택(20)에 도전막을 갭필하기 전에 미리 세정 공정을 진행하게 되면, 층간 절연막(18)의 과도 식각(20a)이 발생하게 되어 콘택의 하부 폭(d)이 세정 공정을 하기 전보다 증가하게 된다.
도 3은 종래 기술에 의한 랜딩 플러그 콘택을 갖는 층간 절연막에 플러그, 비트 라인 및 스토리지노드 콘택 등을 형성했을 때의 수직 단면도이다. 도 3을 참조하여, 랜딩 플러그 콘택에 비트 라인 또는 스토리지노드 콘택을 형성하는 종래 기술에 대해 설명한다.
층간 절연막(18)의 콘택에 도전막으로서 도프트 폴리실리콘을 갭필하고, 그 표면을 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정 등으로 평탄 화하면 비트 라인과 수직으로 연결되는 랜딩 플러그(24)가 형성된다. 이때 도면에 도시되지는 않았지만 랜딩 플러그(24)는 스토리지노드 콘택과도 수직으로 연결될 수도 있다.
다음으로, 비트라인 콘택을 형성하기 위한 층간 절연막(28)을 증착하고, 층간 절연막(28) 내에 비트라인과 기판을 연결하기 위한 콘택(도시하지 않음)을 형성한다.
계속해서, 다층 구조의 비트 라인(26), 예를 들어 장벽 금속막(26a), 비트라인 금속막(26b), 하드마스크(26c)를 적층하고 이를 패터닝한 후에 다층 층간 절연막(30)(예를 들어, BPSG, HDP 산화막 등)을 형성한다.
층간 절연막(30)을 식각하여 하부 랜딩 플러그(24)가 오픈되는 콘택홀을 형성하고, 콘택홀에 도프트 폴리실리콘 등의 도전막을 갭필하고 그 표면을 화학적기계적연마 공정으로 평탄화하여 스토리지노드 콘택(32)을 형성한 후에, 그 위에 스토리지노드 식각 정지막(34) 및 희생 절연막(36)(예를 들어, 실리콘질화막, 실리콘산화막 등)을 형성한다.
스토리지노드 식각 정지막(34) 및 희생 절연막(36)을 식각하여 스토리지노드 저장영역을 형성하고, 저장영역에 도프트 폴리실리콘 등의 도전막을 증착하고, 저장영역의 상부면을 화학적기계적연마 공정, 또는 전면 식각 공정을 이용하여 분리하면 스토리지노드 전극(38)이 형성된다.
그런데, 이와 같이 종래 기술에 의한 반도체 소자는 비활성 영역(12) 사이의 활성 영역(10)에 랜딩 플러그(24)가 접하는 것이 바람직하지만, 활성 영역의 A에서 는 랜딩 플러그(24)가 접하는 부분(C)과 그렇지 않은 부분(B)이 발생하기 때문에 랜딩 플러그 콘택에 세정 공정을 실시하더라도 랜딩 플러그 콘택의 하부 선폭을 크게 증가시키는데 어려움이 있었다. 이렇게 랜딩 플러그 콘택의 하부 선폭이 좁게 되면 셀 트랜지스터의 문턱 전압 마진을 확보하기 어렵고 DRAM 등의 메모리 소자에서 리프레시 시간 등에 불리한 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 활성 영역을 오픈시키기 위한 콘택홀이 형성되는 층간 절연막을 기판 방향으로 불순물 농도가 높도록 형성함으로써 비트 라인 또는 스토리지노드 콘택과 수직으로 연결되기 위한 랜딩 플러그 콘택의 하부 선폭을 크게 증가시킬 수 있는 랜딩 플러그 콘택 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 층간 절연막에 랜딩 플러그 콘택을 형성하는 방법에 있어서, 임의의 반도체 소자가 형성된 반도체 기판 상부 전면에 기판 방향으로 불순물 농도가 높은 다층의 층간 절연막을 형성하는 단계와, 다층의 층간 절연막을 식각해서 임의의 반도체 기판이 오픈되는 랜딩 플러그 콘택을 형성하는 단계와, 다층의 층간 절연막에 세정 공정을 진행하여 랜딩 플러그 콘택의 하부 선폭을 증가시키는 단계를 포함한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4는 본 발명에 따른 랜딩 플러그 콘택을 나타낸 평면도이다.
도 4에 도시한 바와 같이, 반도체 기판에 소자의 활성 영역(100)이 있으며 소자의 비활성 영역(102)이 있다. 그리고 반도체 기판에 라인 형태의 다수개의 게이트 전극(104)을 포함한 셀 트랜지스터가 형성되어 있으며 그 위 전체를 층간 절연막(도시하지 않음)이 커버하고 있다. 또 게이트 전극(104) 사이의 활성 영역(e, f)은 비트 라인 또는 스토리지노드 콘택과 접촉되는 부분이 된다. 이때 도면 부호 106은 비트 라인 또는 스토리지노드 콘택용 활성 영역(e, f) 부분을 오픈하기 위한 랜딩 플러그 콘택 마스크 영역이 도시되어 있다.
도 5a 및 도 5b는 본 발명에 따른 다층 농도 층간 절연막에 랜딩 플러그 콘택을 식각한 후에 세정 공정을 진행했을 때의 수직 단면도이다.
도 5a에 도시한 바와 같이, 활성 영역(100)과 STI 등의 소자 분리막으로 이루어진 비활성 영역(102)을 갖는 반도체 기판에 셀 트랜지스터가 형성되어 있으며 그 위 전체를 기판 방향으로 불순물 농도가 높은 다층의 층간 절연막(108)(예를 들 어 PSG, BSG, FSG, BPSG, TEOS 등)이 100Å∼30000Å 정도 커버하고 있다.
본 실시예에서 다층의 층간 절연막(108)은 반도체 기판에 고농도 도핑된 절연막(108a), 중간농도 도핑된 절연막(108b), 저농도 도핑된 절연막(108c)이 순차적으로 적층된다. 혹은 고농도 도핑된 절연막과 중간농도 도핑된 절연막으로 구성되거나, 고농도 및 저농도 도핑된 절연막으로 구성되거나, 중간농도 및 저농도로 도핑된 절연막으로 구성될 수 있다. 여기서 상기 절연막(108a, 108b, 108c)은 동일한 절연막, 또는 서로 다른 절연막에 도핑되는 도펀트 농도를 서로 다르게 한 것이다. 예를 들어, 고농도 도핑된 절연막(예를 들어 PSG, BSG, FSG, BPSG, TEOS 등)은 10Å∼20000Å의 두께와 1.0E1∼1.0E20의 농도를 포함한다. 저농도 도핑된 절연막(예를 들어 PSG, BSG, FSG, BPSG, TEOS 등)은 10Å∼20000Å의 두께와 1.0E1∼1.0E20의 농도를 포함하는데, 고농도 도핑된 절연막과의 농도 비가 2:1∼10:1이 되도록 농도 범위를 결정한다.
랜딩 플러그 콘택 마스크를 이용한 식각 공정을 진행하여 농도 차이가 있는 다층의 층간 절연막(108)을 식각하면 층간 절연막(108)에 임의의 활성 영역(10) 부분을 오픈시키는 콘택(110)이 형성된다.
계속해서 도 5b에 도시한 바와 같이, 농도 차이가 있는 다층의 층간 절연막(108)의 콘택(110)에 도전막을 갭필하기 전에 미리 세정 공정을 진행한다. 이로 인해 본 발명에서는 기판 방향으로 농도가 높은 층간 절연막(108a) 부분에서 과도 식각(110a)이 제일 많이 발생하게 되어 콘택의 하부 폭(d)이 세정 공정을 하기 전보다 크게 증가하게 된다.
한편, 이러한 세정 공정은 종래 기술과 동일한 조건 및 방법으로 진행한다. 즉, 이러한 세정 공정의 구체적인 조건 및 방법은 당업자에게 자명한 기술적 사항에 불과하므로, 이에 대한 구체적인 설명은 생략하기로 한다. 다만, 본 발명에서는 이와 같이 종래 기술과 동일한 세정 공정을 진행하더라도, 농도가 높은 기판에 가장 가까운 층간 절연막(108a)에서 과도 식각(110a)이 제일 많이 발생하고, 이에 비해, 농도가 낮아지는 기판 반대 방향의 층간 절연막(108b, 108c)으로 갈수록 과도 식각(110a)이 작게 발생한다. 이에 따라, 콘택(110)의 상부가 지나치게 넓게 식각되어 서로 인접하는 랜딩 플러그의 상부가 서로 연결될 우려없이, 콘택 및 랜딩 플러그의 하부 선폭을 충분히 넓혀 활성 영역과 접하는 부분을 종래 기술보다 크게 확보할 수 있다.
도 6은 본 발명에 따른 랜딩 플러그 콘택을 갖는 층간 절연막에 콘택, 비트 라인 및 스토리지노드 콘택 등을 형성했을 때의 수직 단면도이다. 도 6을 참조하여, 랜딩 플러그 콘택에 비트 라인 또는 스토리지노드 콘택을 형성하는 본 발명의 제조 방법에 대해 설명한다.
기판 방향으로 농도가 높은 다층의 층간 절연막(108)의 콘택에 도전막으로서 도프트 폴리실리콘을 갭필하고 화학적기계적연마 공정 등으로 그 표면을 평탄화하여 스토리지노드 콘택과 수직으로 연결되는 랜딩 플러그(112)를 형성한다.
다음으로, 비트라인 콘택을 형성하기 위한 층간 절연막(116)을 증착하고, 층간 절연막(116) 내에 비트라인과 기판을 연결하기 위한 콘택(도시하지 않음)을 형성한다.
계속해서, 다층 구조의 비트 라인(114), 예를 들어 장벽 금속막(114a), 비트라인 금속막(114b), 하드마스크(114c)를 적층하고 이를 패터닝한 후에 다층 층간 절연막(118)(예를 들어, BPSG, HDP 산화막 등)을 형성한다.
층간 절연막(118)을 식각하여 하부의 랜딩 플러그(112)가 오픈되는 콘택홀을 형성하고, 콘택홀에 도프트 폴리실리콘 등의 도전막을 갭필하고 그 표면을 화학적기계적연마 공정으로 평탄화하여 스토리지노드 콘택(120)을 형성한 후에, 그 위에 스토리지노드 식각 정지막(122) 및 희생 절연막(124)(예를 들어, 실리콘질화막, 실리콘산화막 등)을 형성한다.
스토리지노드 식각 정지막(122) 및 희생 절연막(124)을 식각하여 스토리지노드 저장영역을 형성하고, 저장영역에 도프트 폴리실리콘 등의 도전막을 증착하고, 저장영역 그 표면을 화학적기계적연마 공정으로 평탄화하여 스토리지노드 전극(126)을 형성한다.
그러므로 본 발명은 비트 라인 또는 스토리지노드 콘택과 수직으로 연결되기 위해 활성 영역과 접하는 랜딩 플러그가 식각 슬로프로 인하여 층간 절연막쪽 상부 콘택 선폭(CD)이 큰 반면에, 기판 방향쪽 하부 콘택 선폭(CD)이 작기 때문에 하부 콘택 선폭을 충분히 넓혀주고자 미리 세정 공정을 진행하는데, 이때 랜딩 플러그 콘택이 형성되는 층간 절연막을 기판 방향쪽으로 갈수록 농도가 높도록 조정하여 상기 세정 공정시에 보다 넓게 콘택 하부 선폭을 증가시켜주는 것이다.
이에 따라 본 발명은 활성 영역의 A에서 랜딩 플러그(112)가 접하는 부분(C)이 종래보다 넓어지는 반면에, 랜딩 플러그(112)가 활성 영역(A)과 접하지 않는 부분(B)은 종래보다 좁아지기 때문에 결국 랜딩 플러그의 하부 선폭이 크게 증가되어 비트 라인 또는 스토리지노드 콘택 마진이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 활성 영역을 오픈시키기 위한 콘택이 형성되는 층간 절연막을 기판 방향으로 불순물 농도가 높도록 형성함으로써 콘택 식각 후 세 정 공정에 의해 비트 라인 또는 스토리지노드 콘택과 수직으로 연결되기 위한 랜딩 플러그 콘택의 하부 선폭을 크게 증가시킬 수 있다.
따라서 본 발명은 랜딩 플러그 콘택의 하부 선폭을 크게 증가시켜 셀 트랜지스터의 문턱 전압 마진을 확보하기 쉽고 DRAM 등의 메모리 소자에서 리프레시 시간을 증가시키는 등에 전반적으로 반도체 소자의 수율을 향상시킬 수 있다.

Claims (8)

  1. 층간 절연막에 랜딩 플러그 콘택을 형성하는 방법에 있어서,
    트랜지스터가 형성된 반도체 기판 상부 전면에 기판 방향으로 불순물 농도가 높아지는 다층의 층간 절연막을 형성하는 단계와,
    상기 다층의 층간 절연막을 식각해서 상기 반도체 기판이 오픈되는 상기 랜딩 플러그 콘택을 형성하는 단계 및
    상기 다층의 층간 절연막에 세정 공정을 진행하여 상기 랜딩 플러그 콘택의 하부 선폭을 증가시키는 단계를 포함하는 랜딩 플러그 콘택 제조 방법.
  2. 제1항에 있어서,
    상기 다층의 층간 절연막은 상기 반도체 기판에 고농도 도핑된 절연막과 중간농도 도핑된 절연막 및 저농도 도핑된 절연막을 순차적으로 적층하여 형성하는 랜딩 플러그 콘택 제조 방법.
  3. 제1항에 있어서,
    상기 다층의 층간 절연막은 상기 반도체 기판에 고농도 도핑된 절연막과 중간농도 도핑된 절연막을 순차 적층하여 형성하는 랜딩 플러그 콘택 제조 방법.
  4. 제1항에 있어서,
    상기 다층의 층간 절연막은 상기 반도체 기판에 고농도 도핑된 절연막과 저농도 도핑된 절연막을 순차 적층하여 형성하는 랜딩 플러그 콘택 제조 방법.
  5. 제1항에 있어서,
    상기 다층의 층간 절연막은 상기 반도체 기판에 중간농도 도핑된 절연막과 저농도 도핑된 절연막을 순차 적층하여 형성하는 랜딩 플러그 콘택 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 각 절연막은 10Å∼20000Å의 두께와 1.0E1∼1.0E20의 농도 범위를 포함하는 랜딩 플러그 콘택 제조 방법.
  7. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 각 절연막은 PSG, BSG, FSG, BPSG, 또는 TEOS을 이용하여 형성하는 랜딩 플러그 콘택 제조 방법.
  8. 제4항에 있어서,
    상기 고농도로 도핑된 절연막과 상기 저농도로 도핑된 절연막의 농도비는 2:1~10:1의 비를 가지도록 하는 랜딩 플러그 콘택 제조 방법.
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