KR100886642B1 - 캐패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 하부전극이 위치할 오픈영역 형성시의 식각 불량 및 바닥 면적의 좁아짐을 방지하여 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 동일 물질의 제1절연막과 제3절연막 사이에 상기 제1,3절연막과 식각선택비가 다른 제2절연막이 삽입된 하부전극분리막을 형성하는 단계; 상기 제3절연막을 식각하여 하부선폭이 넓어진 상부 오픈영역을 형성하는 단계; 상기 상부 오픈영역의 넓어진 하부선폭을 따라 자기정렬적으로 상기 제2절연막과 제1절연막을 식각하여 상기 하부 오픈영역을 형성하는 단계; 및 상기 하부 오픈영역과 상부 오픈영역으로 이루어진 오픈영역 내부에 하부전극을 형성하는 단계를 포함하고, 이와 같이 오픈영역의 하부영역을 큰 선폭으로 형성하므로써 하부전극분리막의 높이를 높이지 않으면서도 하부전극의 면적 증대를 구현하여 고집적화에 대응하는 충분한 용량의 고집적 캐패시터를 제조할 수 있는 효과가 있다.
캐패시터, 하부전극, 오픈영역, 하부전극분리막, 식각선택비

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}
도 1은 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 제1층간절연막
23 : 랜딩플러그콘택 24 : 제2층간절연막
25 : 스토리지노드콘택 26 : 식각배리어막
27A : PSG 27B : 실리콘질화막
27C : PETEOS 28A : 상부 오픈영역
28B : 하부 오픈영역 29 : 하부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
현재의 반도체 메모리 소자는 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있다. 비록 반도체 소자가 고집적화 및 소형화되더라도 캐패시터의 최소한의 정전 용량은 확보되어야 한다.
최근에는 반도체 소자의 크기가 나노미터(nm)급 극미세소자화 됨에 따라 반도체 소자의 개발공정에서 캐패시터의 용량 확보를 위해 캐패시터가 형성되는 절연막의 높이가 증가되는 추세이다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 제1층간절연막(12)에 의해 서로 분리되는 랜딩플러그콘택(LPC, 13)을 형성한다. 이어서, 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14)을 식각하여 스토리지노드콘택홀을 형성한다. 이어서, 스토리지노드콘택홀에 매립되는 스토리지노드콘택(15)을 형성한다.
이어서, 전면에 식각배리어막(16)과 하부전극분리막(17)을 형성한 후, 하부전극분리막(17)과 식각배리어막(16)을 식각하여 하부전극이 위치할 오픈영역을 형성한다.
이어서, 오픈영역 내부에 하부전극(18)을 형성한다.
종래기술은, 하부전극분리막(17)의 높이(H)를 높여 캐패시터의 용량을 확보하고자 하였다.
그러나, 소자의 집적도가 높아짐에 따라 하부전극분리막(17)의 높이는 더욱 높아져야 충분한 용량 확보가 가능해지고, 그 높이가 더욱 높아짐에 따라 하부전극분리막(17)과 식각배리어막(16) 식각시 발생하는 부산물로 인하여 식각이 더이상 진행되지 않는 현상('A' 참조)이 발생하거나, 식각이 진행되더라도 오픈영역의 바닥면적이 좁아지는 문제('B' 참조)가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하부전극이 위치할 오픈영역 형성시의 식각 불량 및 바닥 면적의 좁아짐을 방지하여 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 동일 물질의 제1절연막과 제3절연막 사이에 상기 제1,3절연막과 식각선택비가 다른 제2절연막이 삽입된 하부전극분리막을 형성하는 단계; 상기 제3절연막을 식각하여 하부선폭이 넓어진 상부 오픈영역을 형성하는 단계; 상기 상부 오픈영역의 넓어진 하부선폭을 따라 자기정렬적으로 상기 제2절연막과 제1절연막을 식각하여 상기 하부 오픈영역을 형성하는 단계; 및 상기 하부 오픈영역과 상부 오픈영역으로 이루어진 오픈영역 내부에 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제3절연막 식각시 상기 제2절연막 바로 위에서 상기 제3절연막의 식각이 집중되도록 상기 제3절연막과 제2절연막의 식각선택비를 적어도 6: 1 이상이 되는 식각가스를 사용하는 것을 특징으로 하고, 상기 제1절연막 식각시 상기 제1절연막과 제2절연막의 식각선택비를 적어도 6: 1 이상이 되는 식각가스를 사용하는 것을 특징으로 하며, 상기 제2절연막 식각시 상기 제1,3절연막과의 식각선택비가 1:1이 되는 식각가스를 사용하는 것을 특징으로 한다.
바람직하게, 상기 제1절연막은 PSG이고, 상기 제3절연막은 PETEOS이며, 상기 제2절연막은 실리콘질화막이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 제1층간절연막(22)에 의해 서로 분리되는 랜딩플러그콘택(LPC, 23)을 형성한다. 여기서, 랜딩플러그콘택(23)은 제1층간절연막(22)을 식각하여 콘택홀을 형성하고, 폴리실리콘막 증착 및 식각을 통해 형성한다. 그리고, 랜딩플러그콘택(23) 형성전에는 트랜지스터(도시 생략)가 형성될 수 있다.
이어서, 제1층간절연막(22) 상에 제2층간절연막(24)을 형성한 후, 제2층간절연막(24)을 식각하여 스토리지노드콘택홀을 형성한다. 이어서, 스토리지노드콘택홀에 매립되는 스토리지노드콘택(25)을 형성한다. 여기서, 스토리지노드콘택(25)은 제2층간절연막(24)을 식각하여 스토리지노드콘택홀을 형성하고, 폴리실리콘막 증착 후 식각 또는 CMP(Chemical Mechanical Polishing)를 통해 형성한다. 그리고, 스토리지노드콘택(25) 형성전에는 비트라인이 형성될 수 있으며, 이에 따라 제2층간절연막(24)은 다층의 층간절연막 구조일 수 있다. 그리고, 제1 및 제2층간절연막(22, 24)은 BPSG(Boron Phophorous Silicate Glass)와 같은 산화막이다.
이어서, 전면에 식각배리어막(26)과 하부전극분리막(27)을 형성한다. 여기서, 식각배리어막(26)은 질화막으로 형성하며, 후속 식각공정시 식각배리어 역할을 한다. 그리고, 하부전극분리막(27)은 하부전극이 위치할 오픈영역을 제공하는 하부전극간 분리 절연막 역할을 하는데, 본 발명은 하부전극분리막(27)을 다음과 같이 3중 구조로 형성한다.
하부전극분리막(27)은 식각선택비가 서로 다른 적어도 2종의 절연막 조합으로서, 식각선택비가 서로 다른 산화막과 질화막의 조합일 수 있다. 예를 들어, 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)의 순서로 적층된 3중 구조이다.
바람직하게, 실시예에서 하부전극분리막(27)은 PSG(Phosphorous Silicate Glass, 27A), 실리콘질화막(27B) 및 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate, 27C)의 순서로 적층된 구조이며, 이때 실리콘질화막(27B)은 그 두께가 100∼300Å으로서 얇게 형성한다. 이와 같이, 실리콘질화막(27B)은 PSG(27A)와 PETEOS(27C)에 비해 그 두께가 얇은데, PSG(27A)와 PETEOS(27C)의 두께는 캐패시터의 용량 확보를 위해 충분히 두껍게 한다. 예컨대, PSG(27A)와 PETEOS(27C)의 총 두께는 적어도 25000Å 정도이다.
위와 같이 하부전극분리막(27)을 3중 구조로 형성한 후에 하부전극이 위치할 오픈영역 형성을 위한 식각공정을 진행한다. 오픈영역 형성을 위한 식각공정은 PETEOS(27C) 식각, 실리콘질화막(27B) 식각, PSG(27A) 식각 및 식각배리어막(26) 식각의 순서로 진행하여 스토리지드콘택(25)의 표면을 노출시킨다.
먼저, 도 2b에 도시된 바와 같이, PETEOS(27C)을 식각한다. 이때, 질화막보다 산화막이 적어도 6:1 이상 빠르게 식각되는 식각가스의 비율을 이용하는 자기정렬콘택식각(Self Aligned Contact etch)을 진행한다.
따라서, PETEOS(27C) 식각시 실리콘질화막(27B)의 표면이 노출되면 실리콘질화막(27B)의 표면에서 식각이 느려지면서 실리콘질화막(27B) 바로 위 상부의 PETEOS(27C)의 식각이 많이 진행된다. 이로써, 실리콘질화막(27B) 바로 위, 이는 PETEOS(27B)의 바닥부분이 되며, PETEOS(27C)의 바닥부분에서 식각이 집중되는 과도한 식각이 진행되어 도면과 같이 실리콘질화막(27B) 바로 위에서 PETEOS(28C) 식각에 의해 형성된 상부 오픈영역(28A)의 하부 선폭(Bottom Critical Dimension)이 넓어진다.
바람직하게, 자기정렬콘택식각을 이용하는 PETEOS(27C)의 식각시, 식각가스는 3∼7sccm의 O2, 30∼50sccm의 CHF3 및 20∼60sccm의 CF4를 혼합하여 이용하고, 이와 같이 O2/CHF3/CF4의 혼합가스를 이용하면 실리콘질화막(27B)보다 PETEOS(27C)이 적어도 6:1 이상 빠르게 식각되는 식각선택비를 얻는다.
이어서, 도 2c에 도시된 바와 같이 상부 오픈영역(28A) 아래에 노출된 실리콘질화막(27B)을 식각한다. 이때, 상부 오픈영역(28A)의 하부선폭이 넓어진 상태이므로 실리콘질화막(27B)은 자기정렬적으로 식각이 진행되어 그 선폭이 넓어지게 된다.
바람직하게, 실리콘질화막(27B)의 식각은 산화막과 질화막의 식각선택비가 1:1이 되는 식각가스를 사용하며, 그 예로는 O2(3∼7sccm)와 CHF3(30∼60sccm)의 혼합가스를 사용한다.
도 2d에 도시된 바와 같이, 실리콘질화막(27B) 식각후 드러난 PSG(28A)를 식각한다. 이때, 실리콘질화막(27B)의 선폭이 넓어진 상태이므로 PSG(28A)의 식각된 선폭또한 자기정렬적으로 넓어지게 된다.
따라서, PSG(28A)의 식각이 완료된 후의 결과를 살펴보면, 최종 오픈영역은 PSG(28A) 식각에 의해 제공되는 하부 오픈영역(28B)과 PETEOS(28C) 식각에 의해 제공되는 상부 오픈영역(28A)으로 이루어지고, 상부 오픈영역(28A)보다 하부 오픈영역(28B)의 선폭이 더 큰 형태를 갖는다. 그리고, 하부 오픈영역(28B)과 상부 오픈영역(28A)간 경계부분이 되는 지역은 네가티브 슬로프(Negative slope)를 갖고, 이러한 네가티브 슬로프는 PETEOS(27C) 식각시 바닥부분에서 식각이 과도하게 진행되기 때문임을 밝힌 바 있다.
PSG(27A)의 식각공정은, PETEOS(27C)의 식각과 동일하게 자기정렬콘택식각을 이용하며, 질화막 물질인 식각배리어막(26)에서 식각이 멈추도록 한다. 이로써, PSG(27A) 식각시에도 식각배리어막(26) 바로 위 PSG(27A)의 바닥부분에서 식각이 집중되는 과도한 식각이 진행될 수 있다.
바람직하게, 자기정렬콘택식각을 이용하는 PSG(27A)의 식각시, 식각가스는 3∼7sccm의 O2, 30∼50sccm의 CHF3 및 20∼60sccm의 CF4를 혼합하여 이용하고, 이와 같이 O2/CHF3/CF4의 혼합가스를 이용하면 식각배리어막(26)보다 PSG(27A)이 적어도 6:1 이상 빠르게 식각되는 식각선택비를 얻는다.
한편, 실리콘질화막(27B)이 없는 경우에는 PETEOS(27C) 바닥의 과도한 식각특성을 얻기 어렵고, PETEOS(27C)와 PSG(27A)가 모두 산화막이므로 오픈영역의 바닥면적이 좁아지는 것을 피하기 어렵다. 또한, 실리콘질화막(27B)이 없는 경우에는, 후속 PSG(27A) 식각시에도 그 선폭의 조절이 어려워 하부 오픈영역(28B)의 선폭을 상부 오픈영역(28A)보다 더 크게 하기 어렵다.
도 2e에 도시된 바와 같이, 식각배리어막(26)을 식각하여 스토리지노드콘택(25)의 표면을 노출시킨다. 바람직하게, 질화막 물질인 식각배리어막(26)의 식각은 산화막과 질화막의 선택비가 1:1이 되는 식각가스를 사용하며, 그 예로는 O2(3∼7sccm)와 CHF3(30∼60sccm)의 혼합가스를 사용한다.
도 2f에 도시된 바와 같이, 상부 오픈영역(28A)과 하부 오픈영역(28B)로 이루어진 오픈영역의 내부에 하부전극(29)을 형성한다. 이때, 하부전극(29)은 도전막 증착 및 하부전극분리공정을 통해 형성하며, 하부전극(29)은 폴리실리콘막 또는 금속막이 사용된다.
오픈영역의 내부에 형성되는 하부전극(29)은 그 형태가 하부가 상부에 비해 더 큰 면적을 갖고 형성되어, 하부전극의 면적 증대를 구현한다.
도시하지 않았지만, 후속 공정으로, 하부전극(29) 상에 유전막과 상부전극을 형성한다.
전술한 바에 따르면, 본 발명의 실시예는 하부전극분리막(27)을 PSG(27A), 실리콘질화막(27B) 및 PETEOS(27C)의 3중 구조로 형성하고 각 막의 식각시 조건을 다르게 하므로써, 오픈영역 형성을 위한 식각 불량을 방지하고, 오픈영역의 바닥면적이 좁아지는 것도 방지한다.
한편, 상술한 실시예에서는 하부전극분리막을 PSG, 실리콘질화막, PETEOS의 순서로 적층하였으나, PETEOS, 실리콘질화막 및 PSG의 순서로 적층하여도 가능한다. 또한, 다른 실시예로서 PSG와 PETEOS는 HDP(High Density Plasma oxide), USG(Undoped Silicate Glass)와 같은 산화막 물질을 사용하여도 무방하다. 즉, 산화막, 질화막 및 산화막의 순서로 적층된 조합의 절연막 구조도 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 오픈영역을 제공하는 하부전극분리막의 높이를 높이지 않으면서도 하부전극의 면적 증대를 구현하여 고집적화에 대응하는 충분한 용량의 고집적 캐패시터를 제조할 수 있는 효과가 있다.

Claims (15)

  1. 삭제
  2. 동일 물질의 제1절연막과 제3절연막 사이에 상기 제1,3절연막과 식각선택비가 다른 제2절연막이 삽입된 하부전극분리막을 형성하는 단계;
    상기 제3절연막을 식각하여 하부선폭이 넓어진 상부 오픈영역을 형성하는 단계;
    상기 상부 오픈영역의 넓어진 하부선폭을 따라 자기정렬적으로 상기 제2절연막과 제1절연막을 식각하여 상기 하부 오픈영역을 형성하는 단계; 및
    상기 하부 오픈영역과 상부 오픈영역으로 이루어진 오픈영역 내부에 하부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  3. 제2항에 있어서,
    상기 제3절연막 식각시,
    상기 제2절연막 바로 위에서 상기 제3절연막의 식각이 집중되도록 상기 제3절연막과 제2절연막의 식각선택비가 6:1 또는 6:1보다 큰 값이 되는 식각가스를 사용하는 캐패시터의 제조 방법.
  4. 제2항에 있어서,
    상기 제1절연막 식각시,
    상기 제1절연막과 제2절연막의 식각선택비가 6:1 또는 6:1보다 큰 값이 되는식각가스를 사용하는 캐패시터의 제조 방법.
  5. 제2항에 있어서,
    상기 제2절연막 식각시, 상기 제1,3절연막과의 식각선택비가 1:1이 되는 식각가스를 사용하는 캐패시터의 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 하부전극분리막에서,
    상기 제1 및 제3절연막은 산화막이고, 상기 제2절연막은 질화막인 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 제1절연막은 PSG이고, 상기 제3절연막은 PETEOS이며, 상기 제2절연막은 실리콘질화막인 캐패시터의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 및 제3절연막 식각시, 식각가스는 O2, CHF3 및 CF4의 혼합가스를 사용하는캐패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 O2의 유량은 3∼7sccm, 상기 CHF3의 유량은 30∼50sccm, 상기 CF4의 유량은 20∼60sccm을 사용하는 캐패시터의 제조 방법.
  10. 제6항에 있어서,
    상기 제2절연막 식각시, O2와 CHF3의 혼합가스로 진행하는 캐패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 O2의 유량은 3∼7sccm, 상기 CHF3의 유량은 30∼60sccm을 사용하는 캐패시터의 제조 방법.
  12. 제6항에 있어서,
    상기 제2절연막은 100∼300Å의 두께로 형성하는 캐패시터의 제조 방법.
  13. 제6항에 있어서,
    상기 하부전극분리막 아래에 상기 제2절연막과 동일하게 질화막인 식각배리어막이 더 형성되고, 상기 식각배리어막은 상기 제1절연막 식각후에 식각하는 캐패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 식각배리어막 식각시, O2와 CHF3의 혼합가스로 진행하는 캐패시터의 제조 방법.
  15. 제14항에 있어서,
    상기 O2의 유량은 3∼7sccm, 상기 CHF3의 유량은 30∼60sccm을 사용하는 캐패시터의 제조 방법.
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