JP2011077539A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2011077539A JP2011077539A JP2010271178A JP2010271178A JP2011077539A JP 2011077539 A JP2011077539 A JP 2011077539A JP 2010271178 A JP2010271178 A JP 2010271178A JP 2010271178 A JP2010271178 A JP 2010271178A JP 2011077539 A JP2011077539 A JP 2011077539A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- bit line
- interlayer
- capacitor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるSAC(セルフアラインコンタクト)プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。
【解 決手段】SAC構造を採用していない半導体装置に対して、ビット線6が形成されている場所以外のビットコンタクト層間膜13をエッチング処理により除去した後に、 ダイレクト窒化膜19をビット線6の上面および側面の全面にビット線6を覆うようにして形成する。ビット線6上の上面の窒化膜の膜厚を側面とほぼ同一にで きるため、ビット線6自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線6の側壁に窒化膜を形成するため、 SAC構造に比べて、ビット線6の側壁に一定の膜厚を有する窒化膜を容易に形成できる。
【選択図】図1
【解 決手段】SAC構造を採用していない半導体装置に対して、ビット線6が形成されている場所以外のビットコンタクト層間膜13をエッチング処理により除去した後に、 ダイレクト窒化膜19をビット線6の上面および側面の全面にビット線6を覆うようにして形成する。ビット線6上の上面の窒化膜の膜厚を側面とほぼ同一にで きるため、ビット線6自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線6の側壁に窒化膜を形成するため、 SAC構造に比べて、ビット線6の側壁に一定の膜厚を有する窒化膜を容易に形成できる。
【選択図】図1
Description
本発明は、DRAM(Dynamic Random Access Memory)等の半導体装置の製造方法に関し、特に、半導体基板上に形成されたトランジスタの上層に、このトランジスタと電気的に接続される容量素子が形成された半導体装置の製造方法に関する。
DRAMを構成するメモリセルは、一般的にメモリセル用トランジスタと容量素子とから構成される。このメモリセルを高い集積度で実現するため、DRAMの容量素子をビット線よりも上層に設けた構造のCOB(Capacitor Over Bitline)型DRAMが提案されている。このようなCOB型DRAMの従来の構造を図18に示す。
この従来のDRAMでは、シリコン基板10等の半導体基板上に形成されたMOSトランジスタがメモリセル用トランジスタとして機能していてる。このメモリセル用トランジスタの上層には、セルコンタクト層間膜8を介してビット線6が形成されこのビット線6の上層には容量コンタクト層間膜7を介して容量素子11が形成されている。そして、ビット線6はバリアメタル層5を介してセルコンタクト9に接続されることによりシリコン基板10上に形成されたメモリセル用トランジスタに接続され、容量素子11は、容量コンタクト4、セルコンタクト9を介してシリコン基板10上に形成されたメモリセル用トランジスタに接続されている。
尚、図18では、バリアメタル層5はビット線6の下層に設けられているものとして表現しているが、以下の説明では単にビット線6と表現した場合にはバリアメタル層6が含まれているものとする。
このような構造では、ビット線6と、容量コンタクト4またはセルコンタクト9との間では電気的な短絡(ショート)が発生しないように一定の間隔を保った設計がなされている。しかし、半導体装置の高集積化が進むと、ビット線6と、セルコンタクト9または容量コンタクト4との間のマージンが少なくなるため、ビット線6形成の際の位置ずれや容量コンタクト4形成の際の位置ずれ等により、ビット線6とセルコンタクト9または容量コンタクト4との間で短絡が発生してしまう場合がある。このようにビット線6とセルコンタクト9または容量コンタクト4との間で短絡が発生すると、そのメモリセルは不良となりDRAMの歩留り悪化を招いてしまう。
そのため、ビット線6とセルコンタクト9との間の短絡を防止するために、セルコンタクト層間膜8の上にさらにビットコンタクト層間膜13を形成するようにした半導体装置が提案されている。このような従来の半導体装置の構成を図19に示す。この従来の半導体装置では、セルコンタクト層間膜8形成後にビットコンタクト層間膜13を形成し、このセルコンタクト9とビット線6との接続を行いたビットコンタクト層間膜13の部分にビットコンタクト14が形成されている。このような構造とすることによりセルコンタクト9の上端とビット線6との間の短絡防止マージンを拡大することが可能となる。しかし、このような構造を用いた場合でも、ビット線6と容量コンタクト4との間の短絡を防止することはできない。
容量コンタクト4とビット線6との短絡を防止するための半導体装置としては、図20に示すように、ビット線6の側面に、容量コンタクト層間膜4との間でエッチング選択性を有するシリコン窒化膜等の材料により形成されたサイドウォール17を設けたセルフアライン(自己整合的)コンタクト構造が提案されている(例えば、特許文献1、2参照。)。セルフアラインコンタクト構造(以下SAC構造と称する。)とは、ビット線6の周囲を窒化膜等の絶縁膜で覆うことにより、ビット線6と容量コンタクト4との間の短絡を防止するようにした構造である。
このSAC構造を用いた半導体装置では、実際のコンタクトホールサイズよりも大きなエッチングマスクパターンを使用し、ビット線6の側面に設けたシリコン窒化膜のサイドウォール17をエッチングストッパとして使用することにより、自己整合的にコンタクトホールが開口される。そのため、容量コンタクト4の位置がずれた場合でも、ビット線6との間の短絡を防止することが可能となる。
次に、このSAC構造の半導体装置の製造方法を図21〜図27を参照して説明する。
先ず、図21に示すように、通常のDRAMを製造する場合と同様に、シリコン基板10に浅い溝型の溝を形成し、この溝を絶縁材料で埋設した素子分離絶縁膜3を形成して、メモリセル領域内の個々のセル領域を区画する。そして、シリコン基板10上に不純物を拡散させてソース・ドレイン領域2を形成してメモリセル用トランジスタとなるMOSトランジスタを形成する。
次に、それぞれのトランジスタの拡散層とゲートの全面をコバルトでシリサイドかすることによりコバルトシリサイド層12を形成する。その後素子分離絶縁膜3の表面を含むシリコン基板10の表面には各トランジスタを被覆するシリコン窒化膜1が形成される。
次に、メモリセル領域の各メモリセル用トランジスタを覆うようにシリコン酸化膜等の材料によりセルコンタクト層間膜8を形成する。そして、このセルコンタクト層間膜8のメモリセル用トランジスタに対してビット線及び容量素子を接続するためのコンタクトホールを選択エッチングにより開口する。そして、このコンタクトホールが埋設されるまで全面にW(タングステン)をCVD法により堆積する。その後CMP(化学機械研磨)方によりセルコンタクト層間膜8の表面を平坦化してWを各コンタクトホール内にのみ残しセルコンタクト9を形成する。ここまでの工程が終了した半導体装置の断面は図21のようになる。
次に、図22に示すように、セルコンタクト9の表面が露呈されているセルコンタクト層間膜8の表面上にシリコン酸化膜からなるビットコンタクト層間膜13を所定の厚さに形成して、セルコンタクト9の表面を被覆する。そして、ビットコンタクト層間膜13には、セルコンタクト9のうちビット線6に電気的に接続するものの直上位置のみ選択的にエッチングを行うことによりコンタクトホールを開口してセルコンタクト9の上面を露出する。そして、セルコンタクト9を形成した場合と同様にして、形成したコンタクトホールが埋設されるまでWをCVD法により堆積し、CMP法により表面を平坦化してWをコンタクトホール内のみ残すことにより、ビット線6に接続するためのビットコンタクト14を形成する。ここまでの工程が終了した半導体装置の断面は図22のようになる。
次に、図23に示すように、ビットコンタクト層間膜13の表面上にバリアメタル層5となるTiN(窒化チタン)とビット線6となるWを堆積し、その上にハードマスク膜15としてシリコン酸化膜とシリコン窒化膜の積層膜を形成する。そして、フォトレジスト(図示せず)を用いてハードマスク膜15、ビット線6、バリアメタル層5をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図23のようになる。
次に、図24に示すように、ハードマスク膜15、ビット線6を覆う全面にシリコン窒化膜16を所定の厚さに成長させる。
次に、図25に示すように、異方性エッチングを行うことによりシリコン窒化膜16をエッチバックしてビット線6およびバリアメタル層5の側面にのみ残るようにしてサイドウォール17を形成する。
次に、図26に示すように、ビット線6を覆うようにしてシリコン酸化膜を形成することにより容量コンタクト層間膜7を形成する。そして、セルコンタクト9のうち、容量素子11と電気的に接続するセルコンタクトの直上位置に選択的にエッチングしてコンタクトホールを開口する。
ここで、コンタクトホールを開口する位置にずれが生じ、コンタクトホールとビット線6とが重なった場合でも、ビット線6の側面に形成されたサイドウォール17がシリコン窒化膜により形成されているため、容量コンタクト層間膜7のシリコン酸化膜とのエッチングの選択比によりサイドウォール17がエッチングされることはなく、セルフアラインにコンタクトホールが開口されるため、コンタクトホール内にビット線6が露出されることはない。
そして、セルコンタクト9やビットコンタクト14を形成した場合と同様に、コンタクトホールを埋設するまでWをCVD法により堆積し、CMP法により表面を平坦化してWをコンタクトホール内にのみ残し、容量素子11と接続するための容量コンタクト4を形成する。ここまでの工程が終了した半導体装置の断面は図26のようになる。
そして、最後に容量コンタクト4と接続するための容量素子11を形成することにより半導体装置が完成する。ここまでの工程が終了した半導体装置の断面は図27のようになる。
上述したSAC構造を用いることにより、微細なコンタクトホールをビット線6と短絡することなく形成することが可能となる。しかし、上述したSAC構造を用いた場合、ビット線6上にハードマスク膜15を形成する工程、サイドウォール17を形成するための窒化膜成膜工程、サイドウォール17のエッチバック工程等が必要となり製造工程が増加してしまう。
SAC構造の特徴は、ビット線6等の配線の上部と側壁部に窒化膜があることにより、配線間にコンタクトホール(容量コンタクト)を形成する場合に、位置ずれが生じても、あるいは、故意に配線上部の領域にもコンタクトホールが存在するレイアウトにしても短絡が発生しないことである。
このようなSAC構造を形成するためには、容量コンタクト4のためのコンタクトホールを加工する際に、容量コンタクト層間膜7である酸化膜と、ビット線6等の配線の上部及び側壁に存在する窒化膜の、エッチングの選択比が大きいエッチング条件を用いることが必要となる。また、膜質の良好な窒化膜を用いることも必要となる。そして、膜質の良好な窒化膜は高温にて成膜することが多く、高性能なロジックトランジスタを劣化させる傾向にある。したがって、ロジック混載DRAMデバイスのようにメモリセル領域と他の回路を同一半導体基板上に形成するような場合には、膜質の良好な窒化膜を用いることは難しい。
また、SAC構造では、ビット線5等の配線のエッチングの際に、レジストマスクではなく、SiO2/SiN膜やSiN膜のハードマスクを用いる。これより、配線上部に厚い窒化膜が形成されることになり、ビット線5等の配線の高さが高くなってしまう。このため、配線エッチング後の窒化膜形成(配線のサイドウォール17形成プロセス)、及びサイドウォール17形成後の容量コンタクト層間膜7の形成において、配線(ビット線)のL/S(Line & Space)部のアスペクト比が大きくなり、埋め込みが良好に行われないという問題が発生する。
さらに、SAC構造において、ビット線6等の配線の側壁部に窒化膜を厚く残すためには、サイドウォール17形成のための窒化膜を厚く形成する必要があるが、微細化が進み、L/Sが狭くなる場合には、配線間がくっついてしまうため厚く形成することができなくなる。
また、SACプロセスでは、配線上に窒化膜が厚く形成されているために、コンタクト層間膜が厚くなり、微細化にも不利である。これは、レジスト耐性の問題より、エッチングしにくいことや、コンタクトが埋め込みにくい(バリアメタル、W等)ためである。コンタクト層間膜が厚くなることで、コンタクト抵抗も増大する。
上述した従来の半導体装置の製造方法では、ビット線等の配線上部にハードマスク膜を設け側部に窒化膜からなるサイドウォールを形成するSAC構造を採用しているため、下記のような問題点を有していた。(1)ビット線上にハードマスク膜を成膜する工程、サイドウォールを形成するための窒化膜成膜工程、サイドウォールのエッチバック工程等が必要となり製造工程が増加する。
(2)高温にて成膜する必要がある膜質の良好な窒化膜を用いてエッチングの選択比を大きくする必要があるため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対して用いることが難しい。
(3)ハードマスク膜をビット線上に形成する必要があるため、ビット線の高さが高くなり、微細化が進むと、ビット線間に層間膜を埋め込んだり、ビット線の側壁に窒化膜を構成することが困難になる。
(2)高温にて成膜する必要がある膜質の良好な窒化膜を用いてエッチングの選択比を大きくする必要があるため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対して用いることが難しい。
(3)ハードマスク膜をビット線上に形成する必要があるため、ビット線の高さが高くなり、微細化が進むと、ビット線間に層間膜を埋め込んだり、ビット線の側壁に窒化膜を構成することが困難になる。
本発明の目的は、SACプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止することにより、製造工程の削減を図り、微細化にも適し、ロジック混載DRAM等に対しても用いることができる半導体装置およびその製造方法を提供することである。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
本発明によれば、窒化膜によりビット線の上面、側面を覆うようにしているので、SACプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができる。また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対しても用いることができるようになる。
また、本発明の他の半導体装置の製造方法では、ビットコンタクト層間膜とビットコンタクトを形成することなく、セルコンタクト層間膜上にビット線を直接形成するようにしてもよい。
また、本発明の他の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
本発明によれば、ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡を防止することができる。
また、本発明の他の半導体装置の製造方法では、ビットコンタクト層間膜とビットコンタクトを形成することなく、セルコンタクト層間膜上にビット線を直接形成するような半導体装置を製造する際に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングするようにしてもよい。
本発明によれば、ビット線のバリアメタル層を逆テーパ状に形成することにより、ビット線とセルコンタクトとの間隔を広げることができるため、ビットコンタクト層間膜を設けてビット線とセルコンタクトとの短絡防止マージンを拡大する必要がなくなり、ビットコンタクト層間膜、ビットコンタクトを形成するための工程を削減することができるとともに、ビットコンタクト抵抗を低減することができる。
本発明によれば、下記のような効果を得ることができる。
(1)窒化膜によりビット線の上面、側面およびセルコンタクト層間膜の上部を覆い、容量コンタクト層間膜の容量コンタクトを形成する部分をエッチングして除去するとき、一旦窒化膜でエッチングを止め、エッチングの横広がりを制御できるので、SACプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができ、また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対しても用いることができるようになる。また、窒化膜によりビット線の上面、側面を覆うようにしていることにより、ビット線とセルコンタクトの間に確実に絶縁膜が形成され、ビット線とセルコンタクトとの間の短絡を確実に防止することが可能となる。
(2)ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡防止マージンを拡大することができる。
(1)窒化膜によりビット線の上面、側面およびセルコンタクト層間膜の上部を覆い、容量コンタクト層間膜の容量コンタクトを形成する部分をエッチングして除去するとき、一旦窒化膜でエッチングを止め、エッチングの横広がりを制御できるので、SACプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができ、また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対しても用いることができるようになる。また、窒化膜によりビット線の上面、側面を覆うようにしていることにより、ビット線とセルコンタクトの間に確実に絶縁膜が形成され、ビット線とセルコンタクトとの間の短絡を確実に防止することが可能となる。
(2)ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡防止マージンを拡大することができる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
(第1の実施形態)
図1は本発明の第1の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図1において、図20中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
図1は本発明の第1の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図1において、図20中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
本実施形態における半導体装置は、図1に示されるように、SAC構造を採用していない従来の半導体装置に対して、ビット線6が形成されている場所以外のビットコンタクト層間膜13をエッチング処理により除去した後に、ダイレクト窒化膜19をビット線6の上面および側面の全面にビット線6を覆うようにして同一工程において形成したものである。
ここで、ダイレクト窒化膜19とは、ビット線6に直接成膜し、その原型を残したままエッチバック等の工程を経ずに、次の工程へ進む場合に、その配線に直接成膜した窒化膜を呼ぶものとする。つまり、ダイレクト窒化膜とは、SAC構造におけるサイドウォール等を形成するための窒化膜と区別するためのものであり、形成方法、材料等は通常の窒化膜と同じものである。
次に、図2〜図8を参照して本実施形態の半導体装置の製造方法について説明する。
先ず、図2に示すように、従来の方法と同様な方法により、シリコン基板10上にメモリセル用トランジスタを形成し、さらにセルコンタクト層間膜8、セルコンタクト9を形成する。そして、図3に示すように、従来の方法と同様な方法により、セルコンタクト層間膜13、ビットコンタクト14を形成する。
次に、図4に示すように、ビットコンタクト層間膜13の表面上にバリアメタル層5となるTiN(窒化チタン)とビット線6となるWを堆積する。そして、フォトレジスト(図示せず)を用いてビット線6、バリアメタル層5をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図3のようになる。ここで、本実施形態の半導体装置の製造方法では、ビット線6の上面にハードマスク膜は形成しない。
次に、図5に示すように、ビットコンタクト層間膜13の、上層に形成される容量素子11とセルコンタクト9との間を電気的に接続するための容量コンタクト4を形成しようとする場所をエッチング処理により取り除く。ただし、ここでは、ビット線6が形成された場所以外の場所のビットコンタクト層間膜13をエッチング処理により取り除く。
ここで、ダイレクト窒化膜19を形成する前に、容量コンタクト4を形成しようとする場所のビットコンタクト層間膜13をエッチングにより除去するようにしているのは下記の理由による。ダイレクト窒化膜19を形成する前に、容量コンタクト4を形成しようとする場所のビットコンタクト層間膜13を除去しておかないと、後の工程において容量コンタクト4を形成する際に、容量コンタクト層間膜7、ダイレクト窒化膜19、ビットコンタクト層間膜13の3層構造(SIO2/SiN/SIO2)のエッチングを行うことが必要となる。しかし、3層構造(SIO2/SiN/SIO2)をエッチングしようとした場合、最後のSiO2膜であるビットコンタクト層間膜13をエッチングするステップにて、多少なりともSiN膜であるダイレクト窒化膜19がエッチングされ、容量コンタクト4とビット線6が短絡を起こし易くなってしまうからである。
また、その際に、1層目のSiO2膜である容量コンタクト層間膜7もエッチングされ、ホール径が増大し、容量コンタクト4とビット線6とが短絡し易くなってしまう。
これに対して、ダイレクト窒化膜19を形成する前に、容量コンタクト4を形成しようとする場所のビットコンタクト層間膜13を除去しておけば、容量コンタクト4を形成する際には、容量コンタクト層間膜7とダイレク窒化膜19の2層構造(SiN/SiO2)のみのエッチングを行うだけでよい。この場合、SiO2膜である容量コンタクト層間膜7、SiN膜であるダイレクト窒化膜19を各ステップでエッチングする。このエッチングでは、SiN/SiO2の選択比の大きいエッチングを行う。つまり、ダイレクト窒化膜19のエッチング後にはエッチングステップがないため、容量コンタクト4とビット線6の間隔が狭くなることもなく、容量コンタクト4とビット線6とが短絡し難くなる。
次に、図6に示すように、SiNからなるダイレクト窒化膜19をビット線の上面および側面を覆うようにして形成する。
ここで、本実施形態では、ダイレクト窒化膜19としてSiNを用いる場合について説明しているが、本発明はこのような場合に限定されるものではなく、SiON、SiC、SiCN膜等の他の窒化膜をダイレクト窒化膜19として使用することも可能である。
また、ダイレクト窒化膜19を形成する際の方法としては、プラズマ系CVD膜、SA−CVD膜(Sub-Atmospheric CVD)、ALD膜(atomic Layer Deposition)を形成するいずれの方法を用いるようにしてもよい。
そして、ダイレクト窒化膜19を形成した後は、図7に示すように、従来と同様な方法により容量コンタクト層間膜7を形成し、次にこの容量コンタクト層間膜7の容量コンタクト4を形成する部分をエッチングして除去する。このとき、エッチングはダイレクト窒化膜19で一旦止まるので、エッチングが横方向に広がるオーバエッチングを制御することが可能になり、この部分に形成する容量コンタクト4とビット線6が短絡することを防止できる。次にエッチングされた容量コンタクト層下部のダイレクト窒化膜19を除去した後、容量コンタクト4を形成する。最後に、図8に示すように、従来と同様な方法により容量素子11を形成して本実施形態における半導体装置が完成する。
本実施形態の半導体装置の製造方法では、SACプロセスを用いずにダイレクト窒化膜19によりビット線6を覆うようにしているため、ビット線6上部の窒化膜の膜厚は側壁の膜厚とほぼ同じとなる。そのため、ビット線6自体の高さを低くすることができ、ビット線6形成後の容量コンタクト層間膜7形成の際にビット線6間のL/S部のアスペクト比を小さくすることができる。そのため、ビット線6間に容量コンタクト層間膜7を形成できないということが発生し難くなりさらなる微細化が可能となる。また、SACプロセスでは、ビット線6間に窒化膜を一旦形成した後にエッチバックしてサイドウォールを形成しているが、エッチバックの際にビット線6の側壁の窒化膜の膜厚も薄くなってしまう。また、あまり窒化膜の膜厚を厚くするとビット線どうしがくっついてしまうことになる。そのため、SACプロセスでは、微細化が進むとある厚さ以上のサイドウォールを形成することは困難となる。これに対して、本実施形態では、ダイレクト窒化膜をビット線を覆うようにして形成するのみでエッチバックの際に膜厚が薄くなるようなことがないため、微細化が進んだ昨今では、SAC構造に比べて、配線の側壁に一定の膜厚を持つ窒化膜を形成する上で有利である。
また、SACプロセスでは、容量コンタクト4のコンタクトホールを加工する際に、容量コンタクト層間膜7である酸化膜と、ビット線6の上部及び側壁に存在する窒化膜の、エッチングの選択比が大きくする必要があり、膜質の良好な窒化膜を用いることが必要となる。しかし、本実施形態の半導体装置の製造方法によれば、酸化膜と窒化膜のエッチングの選択比を大きくする必要がないため、高温にて成膜することが必要な膜質の良好な窒化膜を用いる必要がない。そのため、ダイレクト窒化膜19を成膜する際に高温にする必要がなく、高性能なロジックトランジスタを有するロジック混載DRAMデバイスに対しても適用が可能となる。
また、本実施形態の半導体装置の製造方法におけるダイレクト窒化膜プロセスでは、ビット線6の上にハードマスク膜を形成しないため、ビット線6の高さを低くすることができるため、ダイレクト窒化膜19の成膜、及び容量コンタクト層間膜7の成膜の際に、アスペクト比が小さく、埋め込みが容易となる。
また、SACプロセスでは、ビット線6上に窒化膜が厚く形成されているために、容量コンタクト層間膜7が厚くなりコンタクト抵抗も増大してしまうが、本実施形態の半導体装置の製造方法では、上述した理由によりビット線6の高さを低くすることができるため、コンタクト抵抗の増大を抑制することができる。
尚、SACプロセスではビット線6の上部に厚い窒化膜が形成されるため、故意にビット線6の上部の領域にもコンタクトホールが存在するようなレイアウトを採用することが可能であるが、本実施形態のようにダイレクト窒化膜19によりビット線6全体を覆うようにした場合には、ビット線6の側壁と上部で窒化膜の厚さが同じになるため、故意にビット線6の上部の領域にもコンタクトホールが存在するようなレイアウトを採用することはできない。しかし、ビット線6とビット線6との間にコンタクトホールを形成するようなレイアウトを採用すれば位置ずれによりビット線6の上部にコンタクトホールが形成されることはほとんど起こり得ないため問題とはならない。
(第2の実施形態)
次に、本発明の第2の実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法により構成されたDRAMの断面図を図9に示す。
次に、本発明の第2の実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法により構成されたDRAMの断面図を図9に示す。
本実施形態の半導体装置は、セルコンタクト層間膜8上にビットコンタクト層間膜13を形成せずに直接ビット線6を形成するような構成のDRAMに対して本発明を適用した場合である。
本実施形態では、ビットコンタクト層間膜13を構成せずにセルコンタクト層間膜8上に直接ビット線6を形成する場合でも、ビット線6と容量コンタクト4との間の短絡を防止することができる。
次に、図10〜図14を参照して本実施形態の半導体装置の製造方法について説明する。
先ず、図10に示すように、従来の方法と同様な方法により、シリコン基板10上にメモリセル用トランジスタを形成し、さらにセルコンタクト層間膜8、セルコンタクト9を形成する。
次に、図11に示すように、セルコンタクト層間膜8の表面上にバリアメタル層5となるTiN(窒化チタン)とビット線6となるWを堆積する。そして、フォトレジスト(図示せず)を用いてビット線6、バリアメタル層5をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図11のようになる。
次に、図12に示すように、第1の実施形態と同様な方法により、SiNからなるダイレクト窒化膜19をビット線6の上面および側面を覆うようにして形成する。
本実施形態においても、ダイレクト窒化膜19は、SiNに限定されるものではなく、SiON、SiC、SiCN膜等の他の窒化膜を使用することも可能である。
そして、ダイレクト窒化膜19を形成した後は、図13に示すように、従来と同様な方法により容量コンタクト層間膜7、容量コンタクト4を形成する。最後に、図14に示すように、従来と同様な方法により容量素子11を形成して本実施形態における半導体装置が完成する。
上記第1および第2の実施形態では、ダイレクト窒化膜プロセスを採用すれば、ビット線6と容量コンタクト4との間の短絡を防ぐことができることを説明した。さらに、ダイレクト窒化膜プロセスを採用することにより、特にビットコンタクト層間膜13のない構造においては、ビット線6と容量コンタクト4との短絡だけでなく、ビット線6とセルコンタクト9との短絡を防ぐことが可能となる。その理由は、セルコンタクト9とビット線6の間に窒化膜が存在する方が短絡が発生し難いためである。
より詳しく説明すると、ダイレクト窒化膜プロセスを採用することにより、セルコンタクト9とビット線6との間には、容量コンタクト層間膜7ではなく窒化膜が存在することとなる。酸化膜よりも窒化膜の方が一般的には絶縁性が良く、また窒化膜の方が酸化膜よりもカバレッジが良い場合も多い。そのため、ダイレクト窒化膜プロセスを採用した場合、ビット線6とセルコンタクト9の間に確実に絶縁膜が形成されるからである。
(第3の実施形態)
次に、本発明の第3の実施形態の半導体装置の製造方法について説明する。
次に、本発明の第3の実施形態の半導体装置の製造方法について説明する。
図15、図16は本発明の第3の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図15、図16において、図1中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
図15は、セルコンタクト層間膜8上にビットコンタクト層間膜13を形成して、このビットコンタクト層間膜13上にビット線6を形成する構成の半導体装置に本発明の第3の半導体装置に製造方法を適用した場合の断面図である。図16は、セルコンタクト層間膜8上にビットコンタクト層間膜13を形成せずに、セルコンタクト層間膜8上にビット線6を直接形成する構成の半導体装置に本発明の第3の実施形態の半導体装置の製造方法を適用した場合の断面図である。
本実施形態の半導体装置の製造方法では、ビット線6を形成する際に、窒化チタン(TiN)のみを選択的にエッチングするCF4等のガスを用いて、窒化チタンにより構成されるバリアメタル層5を逆テーパ状に形成する。そして、バリアメタル層5の選択的なエッチングを行った後は、従来と同様な方法により容量コンタクト層間膜7、容量コンタクト4等を形成する。
本実施形態によれば、ビット線6のバリアメタル層5を選択的にエッチングして逆テーパ状に形成することにより、ビット線6とセルコンタクト9およびビット線6と容量コンタクト4との間隔を広げることができるため、ビット線6とセルコンタクト9及びビット線6と容量コンタクト4間の短絡を防止することができる。
また、本実施形態のようにバリアメタル層5を逆テーパ状に形成するようにすれば、ビット線6とセルコンタクト9との間隔を広げることができるため、場合によっては、ビットコンタクト層間膜13を設けてビット線6とセルコンタクト9との短絡防止マージンを拡大する必要がなくなる。この場合には、ビットコンタクト層間膜13、ビットコンタクト14を形成するための工程を削減することができるとともに、ビットコンタクト抵抗を低減することができる。
以下に、バリアメタル層5を逆テーパ状にエッチングすることにより、ビット線6と、セルコンタクト9および容量コンタクト4との間の短絡防止マージンを拡大することができる理由を図17を参照して下記に説明する。但し、図17では、理解を易しくするため、形状的特徴を強調して示している。
ビット線6およびバリアメタル層5をエッチングする際に、ビット線6上にマスク18a、18bを形成する。
この際に、図17(a)に示すマスク18aの形状となることが理想的ではあるが、実際には18bのように山なり形状となる。そのため、このマスク18a、18bを用いてエッチング処理を行うと、図17(b)に示すように理想的にはビット線6a、バリアメタル層5aに示すような形状となるはずが、実際にはビット線6b、バリアメタル層5bに示すような台形の形状となってしまう。ここで、マスク18a、18bを除去した後でも、図17(c)に示すように、実際の形状としては、バリアメタル層5bがビット線6bよりも幅が広くなる。そのため、図17(d)に示すように、本実施形態のようにバリアメタル層5bのみを選択的に逆テーパ状にエッチング処理することにより、バリアメタル層5bのビット線6よりも広がってしまった部分を除去することができセルコンタクト
9、容量コンタクト4との短絡防止マージンを拡大することが可能となる。尚、バリアメタル層5bが実際には図17(c)に示されるような台形形状となってしまった場合であっても、バリアメタル層5bの選択的なエッチング処理をさらに行うことによりバリアメタル層5bの形状を、図17(e)に示すような逆テーパ状としてセルコンタクト9とのマージンを確保することが可能となる。
9、容量コンタクト4との短絡防止マージンを拡大することが可能となる。尚、バリアメタル層5bが実際には図17(c)に示されるような台形形状となってしまった場合であっても、バリアメタル層5bの選択的なエッチング処理をさらに行うことによりバリアメタル層5bの形状を、図17(e)に示すような逆テーパ状としてセルコンタクト9とのマージンを確保することが可能となる。
尚、バリアメタル層5のエッチングを行う際の具体的な条件の一例を下記に示す。
温度:50〜400℃ (例 180℃)
圧力:100〜1000m Torr (例 600m Torr)
パワー:500〜2000W(例1200W)
流量:O2/CF4 O2:500〜2000sccm、CF4:5〜30sccm (例 O2/CF4=1000/12)
本実施形態は、単独で実施してもよいし、上記で説明した第1および第2の実
施形態における半導体装置に対して適用することも可能である。
圧力:100〜1000m Torr (例 600m Torr)
パワー:500〜2000W(例1200W)
流量:O2/CF4 O2:500〜2000sccm、CF4:5〜30sccm (例 O2/CF4=1000/12)
本実施形態は、単独で実施してもよいし、上記で説明した第1および第2の実
施形態における半導体装置に対して適用することも可能である。
1 シリコン窒化膜
2 ソース・ドレイン領域
3 素子分離絶縁膜
4 容量コンタクト
5、5a、5b バリアメタル層
6、6a、6b ビット線
7 容量コンタクト層間膜
8 層間膜
9 セルコンタクト
10 シリコン基板
11 容量素子
12 コバルトシリサイド層
13 ビットコンタクト層間膜
14 ビットコンタクト
15 ハードマスク膜
16 シリコン窒化膜
17 サイドウォール
18a、18b マスク
19 ダイレクト窒化膜
2 ソース・ドレイン領域
3 素子分離絶縁膜
4 容量コンタクト
5、5a、5b バリアメタル層
6、6a、6b ビット線
7 容量コンタクト層間膜
8 層間膜
9 セルコンタクト
10 シリコン基板
11 容量素子
12 コバルトシリサイド層
13 ビットコンタクト層間膜
14 ビットコンタクト
15 ハードマスク膜
16 シリコン窒化膜
17 サイドウォール
18a、18b マスク
19 ダイレクト窒化膜
Claims (10)
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。 - 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。 - ビット線の形成後であって容量コンタクト層間膜を形成する前に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程をさらに有する請求項1または2記載の半導体装置の製造方法。
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。 - 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。 - 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成され、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所がエッチング処理により取り除かれたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成された、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成され、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うように形成された窒化膜と、
前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。 - 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面および上面をほぼ一定の膜厚で覆うように形成された窒化膜と、 前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。 - 前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されている請求項6または7記載の半導体装置。
- 半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成されたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成され、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成された、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。 - 半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010271178A JP2011077539A (ja) | 2003-06-30 | 2010-12-06 | 半導体装置とその製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003187496 | 2003-06-30 | ||
JP2010271178A JP2011077539A (ja) | 2003-06-30 | 2010-12-06 | 半導体装置とその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004041280A Division JP4658486B2 (ja) | 2003-06-30 | 2004-02-18 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011077539A true JP2011077539A (ja) | 2011-04-14 |
Family
ID=44021119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010271178A Pending JP2011077539A (ja) | 2003-06-30 | 2010-12-06 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011077539A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9472495B2 (en) | 2013-01-18 | 2016-10-18 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323675A (ja) * | 1999-05-11 | 2000-11-24 | Sony Corp | 半導体装置及びその製造方法 |
WO2001080318A1 (en) * | 2000-04-14 | 2001-10-25 | Fujitsu Limited | Semiconductor device and method of manufacturing thereof |
JP2002343771A (ja) * | 2001-05-17 | 2002-11-29 | Tokyo Electron Ltd | ドライエッチング方法 |
-
2010
- 2010-12-06 JP JP2010271178A patent/JP2011077539A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323675A (ja) * | 1999-05-11 | 2000-11-24 | Sony Corp | 半導体装置及びその製造方法 |
WO2001080318A1 (en) * | 2000-04-14 | 2001-10-25 | Fujitsu Limited | Semiconductor device and method of manufacturing thereof |
JP2002343771A (ja) * | 2001-05-17 | 2002-11-29 | Tokyo Electron Ltd | ドライエッチング方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9472495B2 (en) | 2013-01-18 | 2016-10-18 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100400033B1 (ko) | 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법 | |
US6271084B1 (en) | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process | |
US7247904B2 (en) | Semiconductor device memory cell | |
KR101129919B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
KR20040067315A (ko) | 반도체 장치 및 그 제조방법 | |
US20060186479A1 (en) | Semiconductor memory device having local etch stopper and method of manufacturing the same | |
JP2005005669A (ja) | 半導体素子の製造方法 | |
US6987322B2 (en) | Contact etching utilizing multi-layer hard mask | |
JPH11233627A (ja) | 半導体装置の製造方法 | |
JP2002151587A (ja) | 半導体装置の製造方法 | |
KR100385951B1 (ko) | 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체메모리 소자 및 그 제조방법 | |
JP2007150083A (ja) | 半導体装置の製造方法 | |
JP3287322B2 (ja) | 半導体装置の製造方法 | |
US7135783B2 (en) | Contact etching utilizing partially recessed hard mask | |
JP4528504B2 (ja) | 半導体装置とその製造方法 | |
JP4260275B2 (ja) | 半導体装置及びその製造方法 | |
JP2011077539A (ja) | 半導体装置とその製造方法 | |
US7566654B2 (en) | Method for manufacturing a semiconductor device including interconnections having a smaller width | |
JP2007081347A (ja) | 半導体装置の製造方法 | |
KR101173478B1 (ko) | 반도체 소자 제조방법 | |
KR100798270B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP4949547B2 (ja) | 半導体記憶装置の製造方法 | |
JP2005167127A (ja) | 半導体記憶装置及びその製造方法 | |
KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP2003152104A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130827 |