JP4528504B2 - 半導体装置とその製造方法 - Google Patents
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Description
(1)ビットコンタクト層間膜を形成するための工程、ビットコンタクトを形成するための工程等が必要となり製造工程が大幅に増加する。
(2)セルコンタクトとビット線との間にビットコンタクトが存在することによりビット線のコンタクト抵抗が増加する。
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有し、
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記ビット線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する。
第1のエッチングガスによりエッチングを行うことにより前記ビット線のパターンニングを行う工程と、
第2のエッチングガスによりエッチングを行うことにより前記ビット線の下面に形成されるバリアメタル層のパターンニングを行う工程と、
第3のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される。
また、本発明の半導体装置の製造方法では、前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程を、
第1のエッチングガスによりエッチングを行うことにより前記ビット線および該ビット線の下面に形成されているバリアメタル層のパターンニングを行う工程と、
第2のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される。
1つのエッチング条件によりエッチングを行うことにより、前記ビット線、該ビット線の下面に形成されているバリアメタル層のパターンニングを行うとともに前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程から構成される。
(1)ビット線の形成と、ビット線と接続しないセルコンタクトの上面をビット線と接続するセルコンタクトの上面よりも低くする処理とを同一工程により行うことができるので、工程数を増加させることなくビット線とセルコンタクトとの間の短絡防止マージンを拡大することができる。
(2)ビットコンタクト層間膜を形成してビット線とセルコンタクトとの間の短絡を防止する必要がなくなるため、ビット線のコンタクト抵抗を削減することができる。
バリアメタル層5の膜厚:5〜40nm(例えば20nm)
セルコンタクト9のコンタクト孔のサイズ:直径80〜140nm
セルコンタクト9をエッチバックする量:10〜100nm(例えば50nm)
上記の説明においては、図4〜図6までの工程が、それぞれ異なる工程のようにして説明しているが、全てエッチング処理を行う工程であるため、実際には使用するエッチングガスの成分、濃度等を切り替えるだけでビット線6の形成およびセルコンタクト9の上面のエッチバックを同一のエッチング工程により連続的に行うことができる。
2 ソース・ドレイン領域
3 素子分離絶縁膜
4 容量コンタクト
5、5a、5b バリアメタル層
6、6a、6b ビット線
7 容量コンタクト層間膜
8 層間膜
9 セルコンタクト
10 シリコン基板
11 容量素子
12 コバルトシリサイド層
13 ビットコンタクト層間膜
14 ビットコンタクト
16 シリコン窒化膜
17 サイドウォール
18、18a、18b フォトレジスト
19 窒化チタン膜
20 タングステン膜
Claims (8)
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有し、
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記ビット線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する半導体装置の製造方法。 - 前記ビット線を形成する工程において、前記セルコンタクトを形成した材料と同一の材料により前記ビット線を形成する請求項1記載の半導体装置の製造方法。
- 前記同一の材料が、タングステンと窒化チタンからなる材料である請求項2記載の半導体装置の製造方法。
- 前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
第1のエッチングガスによりエッチングを行うことにより前記ビット線のパターンニングを行う工程と、
第2のエッチングガスによりエッチングを行うことにより前記ビット線の下面に形成されるバリアメタル層のパターンニングを行う工程と、
第3のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される請求項1から3のいずれか1項記載の半導体装置の製造方法。 - 前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
第1のエッチングガスによりエッチングを行うことにより前記ビット線および該ビット線の下面に形成されているバリアメタル層のパターンニングを行う工程と、
第2のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される請求項1から3のいずれか1項記載の半導体装置の製造方法。 - 前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
1つのエッチング条件によりエッチングを行うことにより、前記ビット線、該ビット線の下面に形成されているバリアメタル層のパターンニングを行うとともに前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程から構成される請求項1から3のいずれか1項記載の半導体装置の製造方法。 - 半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線と前記セルコンタクトとが同一の材料により形成され、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成されることにより前記容量コンタクトが前記ビット線と接続するセルコンタクトの上面よりも低い位置まで埋設され、
前記ビット線の下面に形成されたバリアメタル層が選択的にエッチングされることにより、該バリアメタル層の幅が、上部層であるビット線の幅よりも狭くなるように形成されていることを特徴とする半導体装置。 - 前記同一の材料が、タングステンと窒化チタンからなる材料である請求項7記載の半導体装置。
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