JP5190205B2 - 半導体素子の製造方法 - Google Patents
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Description
本発明は半導体素子の製造方法に係り、さらに詳細には、特にコンタクトボーイング（contact bowing）による短絡を防止する半導体素子の製造方法に関する。
一般に半導体素子の多層金属配線工程時における金属コンタクトは、接合領域と金属配線、又は下部導電層と上部金属配線とを電気的に連結させる伝導線役割を果たす（例えば、特許文献１）。
一方、半導体素子の微細化、高集積化によって素子の形成面積が小さくなることによってコンタクトホールの直径も小さくなる。また、素子の面積が小さくなることによって素子性能向上のため素子の高さは高くなって（例えば、キャパシタ）、素子と素子とを絶縁するための層間絶縁膜の厚さが厚くなる。このような厚くなる層間絶縁膜内に下部導電層を示すコンタクトホールを形成する工程時、コンタクトホールの直径と層間絶縁膜との縦横比が高いＨＡＲＣ（High Aspect Ratio Contact）コンタクトホールが形成される。コンタクトホールのプラズマエッチング時においてイオンがハードマスクによって散乱されて反射されるとき、ＨＡＲＣコンタクトホール内部には高い縦横比によってコンタクトホール壁面の上層部と衝突してコンタクトホール内部をさらにエッチングするボーイング現象が発生する。このようなボーイングは所望の寸法よりさらに大きくコンタクトホールを拡張させるようになる。従って、コンタクトホールの直径だけでなく、コンタクトホールの間隔が狭くなることによってボーイングが発生したコンタクトホールが互いに隣接した場合には両コンタクトホールの間に電気的な短絡現象が発生する。
本発明が解決しようとする技術的課題は、電気的な短絡を防止するコンタクトを備える半導体素子を提供することにある。
本発明が解決しようとする他の技術的課題は、電気的な短絡を防止するコンタクトを備える半導体素子の製造方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されず、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解できる。
前記技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上に下部導電層を形成する段階と、下部導電層を覆う層間絶縁膜を形成する段階と、層間絶縁膜内に下部導電層を露出させ、短軸方向に比べて長軸方向に近接して配列された複数の楕円形コンタクトホールを形成する段階と、楕円形コンタクトホールを埋め込んでコンタクトプラグを形成する段階とを含み、前記コンタクトホールを形成する段階は、Ｃ x Ｆ y 、Ｏ 2 及びＡｒの反応ガスを用いるプラズマエッチングを行い、Ｃ x Ｈ y Ｆ z を用いて付加的なエッチングを行う。
上述したような半導体素子の製造方法によれば次の一つ或いはそれ以上の効果を奏する。
第一に、楕円形のコンタクトホールを長軸方向で近接して配列することによって、ボーイングによるコンタクトホール間における電気的な短絡を防止することができる。
第二に、コンタクトホール間の電気的な短絡を防止することによって素子の誤動作を減少させ、性能を向上させて信頼性を高めることができる。
本発明のその他具体的な事項は詳細な説明及び図面に含まれている。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
図１Ａは、本発明の実施形態による半導体素子のレイアウトであり、図１Ｂは図１Ａの断面図である。
先ず、図１Ａ及び図１Ｂを参照すれば、半導体基板１００上の下部導電層１２４が形成される。ここで下部導電層１２４は、ビットラインなどを含む下部導電層である。
下部導電層１２４を覆うように層間絶縁膜１５０が形成される。
層間絶縁膜１５０内にコンタクトホール１６０〜１６４が形成される。コンタクトホール１６０〜１６４は、下部導電層１２４の上面を露出させるとともに、上断面が楕円形である。また、コンタクトホール１６０〜１６４は、上断面の短軸方向に比較して長軸方向に近接して配列されている。これにより、高い縦横比を有するＨＡＲＣコンタクトホール１６０〜１６４が形成される。図１Ｂのコンタクトは、図１ＡのコンタクトのＡ−Ａ’線に沿う長軸（ここではｙ軸方向）と、Ｂ−Ｂ’線に沿う短軸（ここではｘ軸方向）を備える楕円形コンタクトホール１６０〜１６４である。
次に、多数のコンタクトホール１６０〜１６４を埋め込むコンタクトプラグ１７０が形成される。ここでは、説明を簡単にするため、長軸方向をｙ軸とし、短軸方向をｘ軸としているが、当然これに制限されるものではない。
本発明の一実施形態によれば、高い縦横比を有するＨＡＲＣコンタクトホールが形成されても、コンタクトホール１６０〜１６４の長軸方向にはボーイングが発生しない。
図１Ａ及び図１Ｂを参照すれば、コンタクトホール１６０〜１６４の短軸（Ｂ−Ｂ’線）の長さが長軸（Ａ−Ａ’線）に比べて小さい。ボーイング現象は、特に縦横比が高い部位のコンタクトホールで発生する。従って、多数の楕円形コンタクトホール１６０〜１６４では、長軸より短軸の部位は縦横比がさらに高いため、ボーイングは短軸の方向に拡張されて発生する。これにより、本発明の一実施形態のように楕円形にコンタクトホール１６０〜１６４を形成すると、楕円形コンタクトホール１６０〜１６４の長軸長さと一致し、コンタクトホール１６０〜１６４の短軸方向にはさらに拡張されたＣＤ（Critical Dimension）を有するボーイング１６５が形成される。
従って、図１Ａに示すように、コンタクト間に余裕がないところではコンタクトホール１６０〜１６４の短軸方向に比べて長軸方向にさらに近接するように配列することによってコンタクト間の電気的な短絡を防止することができる。
ここで、コンタクトホール１６０〜１６４の短軸対比長軸の比率は、０．５：１〜０．９５：１に設定されている。また、コンタクトホール１６０〜１６４の縦横比は、１０：１〜４０：１である高い縦横比に設定されている。そして、コンタクトホール１６０〜１６４の深さは、１．５μｍ以上に設定されている。コンタクトホール１６０〜１６４とコンタクトホール１６０〜１６４との間の長軸方向の間隔は、２０ｎｍ〜１００ｎｍに設定されている。
ここで、半導体基板１００と下部導電層１２４との間に、絶縁膜１２０を形成してもよい。絶縁膜１２０内には、下部導電層１２４と半導体基板１００との間のビットラインコンタクト１２２との連結によって半導体素子のドレーン領域（図示せず）が接続する。
以下では図１Ａ及び図１Ｂに示すコンタクト配列がＤＲＡＭに適用された場合を例示してその構造及び製造方法を説明する。
図２及び図３を参照して本発明の他の実施形態による半導体素子について説明する。便宜上ＤＲＡＭ素子を例に挙げるが、これに限定されるものではなく、本発明の他の実施形態によるコンタクト及びその製造方法が適用できる半導体素子としてはＤＲＡＭ、フラッシュメモリなどの高集積半導体素子などを含む。
図２は、図１Ａ及び図１Ｂに示すコンタクト配列がＤＲＡＭに適用された場合を例示するレイアウトである。図２には、セルアレイ領域及び周辺回路領域が同時に示されている。図３は本発明のコンタクトホールが適用されたＤＲＡＭの例示を示した断面図である。図３のセルアレイ領域は、図２のｘ軸に沿って切った断面、周辺回路領域は図２のｙ軸に沿って切った断面について説明する。
多数のビットラインＢＬ１、ＢＬ２、ＢＬ３が配列され、その上にそれぞれのビットラインＢＬ１、ＢＬ２、ＢＬ３と上部配線層間接続する多数のコンタクトプラグ２７１、２７２、２７３とが形成されている。各ビットラインＢＬ１、ＢＬ２、ＢＬ３間の間隔はｙ軸方向に最小デザインルールが適用された最小線幅を有する。また、それぞれのコンタクトプラグ２７１、２７２、２７３もこのようなデザインルールに従う。従って、高い縦横比を有するｙ軸方向の多数のコンタクトプラグ２７１、２７２、２７３の間には空間的な余裕が少ない。一方、ｘ軸方向のコンタクト間には、最小線幅のデザインルールよりも空間的な余裕がある。従って、これらｙ軸方向のコンタクトプラグ２７１、２７２、２７３間には最小デザインルールに従いながらも、電気的な短絡が防止されるコンタクトの形成が重要である。
従って、前述したように本発明の他の実施形態の楕円形コンタクトプラグ２７１、２７２、２７３を形成することによって、コンタクト間の空間的な余裕が小さいところにはコンタクトホールが長軸方向に近接するように配列され、電気的な短絡が防止される。ここでは、コンタクトホールが配列されたｙ軸方向における空間的な余裕が小さいため、ｙ軸方向に沿って長軸が配列されるようにコンタクトホールを形成する。
図２及び図３を参照すれば、半導体基板２００に活性領域を限定する素子分離領域２０１が形成されている。セルアレイ領域及び周辺回路領域には、ゲート絶縁膜２０２、ドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層導電膜２０３、ならびにキャッピング絶縁膜２０４が順に蒸着されてゲート電極Ｇａ、Ｇｂとしてパターニングされ、側壁にスペーサ２０５が形成されたトランジスタが設けられる。
セルトランジスタＣ−Ｔｒのソース領域及びドレーン領域とそれぞれ接続するランディングパッド２１５とが第１の層間絶縁膜２１０内に形成される。そして、セルトランジスタＣ−Ｔｒのドレーン領域に接続するランディングパッド２１５に接続するビットラインコンタクト２２２ａと、周辺回路トランジスタＰ−Ｔｒの多数のビットラインに接続する複数のコンタクト２２２ｂ−１、２２２ｂ−２、２２２ｂ−３とが形成されている。
続けて、ビットラインコンタクト２２２ａに接続するビットライン２２６ａとともに、複数の周辺回路コンタクト２２２ｂ−１、２２２ｂ−２、２２２ｂ−３に接続する配線ＢＬ１、ＢＬ２、ＢＬ３も形成される。ビットライン２２６ａ及び配線ＢＬ１、ＢＬ２、ＢＬ３も形成されている。ビットライン２２６ａ及び配線ＢＬ１、ＢＬ２、ＢＬ３は、導電膜２２４及びハードマスク２２５で構成される。
第３の層間絶縁膜２３０内にセルトランジスタＣ−Ｔｒのソース領域に接続するランディングパッド２１５と接続するストレージノードコンタクト２３１が形成されている。
下部導電層になる配線ＢＬ１、ＢＬ２、ＢＬ３を覆う第４の層間絶縁膜２５０が形成されている。また、第４の層間絶縁膜２５０内に形成されて下部導電層の上面を露出させ、上断面が楕円形であり、上断面の短軸方向に比べて長軸方向にさらに近接して配列された多数のコンタクトホール２６１、２６２、２６３及びコンタクトプラグ２７１、２７２、２７３が形成されている。
これらコンタクトプラグ２７１、２７２、２７３を通じて下部配線ＢＬ１、ＢＬ２、ＢＬ３と連結される上部金属配線２８０が形成されている。
以下、図４〜図５を参照して図２に適用された半導体素子の製造方法を説明する。
図４は、ストレージ電極２３２まで形成した中間構造物の断面図である。
図４を参照すれば、素子分離領域２０１によって限定された活性領域を含む基板２００を準備する。素子分離領域２０１は、Ｐ型基板２００内に深さが３０００Å〜４０００Åである浅いトレンチを形成した後、トレンチを埋め込み特性が良好な酸化膜で埋め込んだ後、平坦化して形成した浅いトレンチ分離領域（ＳＴＩ）を形成する。基板２００上に通常のＣＭＯＳ工程によって、セルアレイ領域にはセルトランジスタＣ−Ｔｒを、周辺回路領域には周辺回路トランジスタＰ−Ｔｒを形成する。具体的には、ｎ型又はｐ型不純物をイオン注入してウェル領域（図示せず）を形成した後、ゲート絶縁膜２０２、ドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層導電膜２０３、ならびにキャッピング絶縁膜２０４を順に蒸着した後、ゲート電極Ｇａ、Ｇｂとしてパターニングした後、低濃度ソース／ドレーン領域（図示せず）の形成及びハロー領域（図示せず）の形成のためのイオンを注入する。続いて、ゲート電極Ｇａ、Ｇｂ側壁にスペーサ２０５を形成した後、高濃度ソース／ドレーン領域（図示せず）の形成のためのイオンを注入してセルトランジスタＣ−Ｔｒ及び周辺回路トランジスタＰ−Ｔｒを形成する。
次に、基板２００全面に段差塗布性に優れた物質で第１の層間絶縁膜２１０を形成した後、ゲート電極Ｇａ及びスペーサ２０５によって自己整列され、セルトランジスタＣ−Ｔｒのソース領域及びドレーン領域にそれぞれ接続するランディングパッド２１５を第１の層間絶縁膜２１０内に形成する。ランディングパッド２１５は、ドーピングされたポリシリコンなどで形成する。
続けて、高密度プラズマ酸化膜などで第２の層間絶縁膜２２０を形成した後、これを異方性エッチングして多数のコンタクトホールを形成した後、コンタクトホールをＴｉＮなどの拡散防止膜及びＷなどの金属膜で埋め込んだ後、平坦化してセルトランジスタＣ−Ｔｒのドレーン領域に接続するランディングパッド２１５と接続するビットラインコンタクト２２２ａ、及び周辺回路トランジスタＰ−Ｔｒの多数のビットラインに接続する多数のコンタクト２２２ｂ−１、２２２ｂ−２、２２２ｂ−３を形成する。
次に、ビットラインコンタクト２２２ａに接続するビットライン２２６ａとともに、複数の周辺回路コンタクト２２２ｂ−１、２２２ｂ−２、２２２ｂ−３に接続する配線ＢＬ１、ＢＬ２、ＢＬ３も形成する。ビットライン２２６ａ及び配線ＢＬ１、ＢＬ２、ＢＬ３は、導電膜２２４及びハードマスク２２５で構成される。導電膜２２４は、ＴｉＮなどの拡散防止膜及びＷなどの金属膜で構成される。また、これらの側壁には側壁スペーサ２２７が形成される。
ビットライン２２６ａ形成後、第３の層間絶縁膜２３０を形成する。第３の層間絶縁膜２３０内にセルトランジスタＣ−Ｔｒのソース領域に接続するランディングパッド２１５と接続するストレージノードコンタクト２３１を形成する。ストレージノードコンタクト２３１は、ドーピングされたポリシリコンなどで形成する。続いて、ストレージノードコンタクト２３１に接続するストレージ電極２３２を形成する。ストレージ電極２３２は、ドーピングされたポリシリコンなどを用いて単一シリンダー型に形成する。
ここで、ストレージ電極２３２を単一シリンダー型とする例について説明したが、これに制限されるものではない。半導体素子の構成や形態によってストレージ電極はＯＣＳ、又はスタック構造のストレージ電極であってもよいのは勿論である。
続いて、図５を参照すれば、セルキャパシタ２４０ａを完成し、配線ＢＬ１、ＢＬ２、ＢＬ３に接続する複数のコンタクトホール２６１、２６２、２６３を形成する。
ストレージ電極２３２が形成された基板２００の全面に誘電体膜２３４を形成する。誘電体膜２３４は、タンタル酸化膜（Ｔａ 2 Ｏ 5 ）又はアルミニウム酸化膜（Ａｌ 2 Ｏ 3 ）の単一膜、又はタンタル酸化膜／チタン酸化膜、アルミニウム酸化膜／チタン酸化膜などの積層膜として形成される。続けて、プレートノード形成のための導電膜２３６を形成する。導電膜２３６は、ドーピングされたポリシリコン単一膜又は拡散防止膜とドーピングされたポリシリコン膜との積層膜として形成される。拡散防止膜としてＴｉＮを使用する場合、ＣＶＤ法によって３００Å〜４００Åの厚さで形成し、ドーピングされたポリシリコン膜は６００℃〜７００℃の温度でＳｉＨ 4 又はＳｉ 2 Ｈ 6 などの反応ガスとＰＨ 3 などのドーピング用ガスを使用するＬＰＣＶＤ法によって２０００Å〜３０００Å厚さで形成される。続いて、導電膜２３６及び誘電体膜２３４をパターニングして、セルキャパシタ２４０ａを完成する。
次に、導電膜２３６上及び結果物全面に第４の層間絶縁膜２５０を形成する。第４の層間絶縁膜２５０は、セルアレイ領域と周辺回路領域との段差を十分に埋めることができる程度の厚さで形成する。
第４の層間絶縁膜２５０内に下部導電層である導電膜２２４を露出させ、短軸方向に比べて長軸方向を近接して配列された多数の楕円形コンタクトホール２６１、２６２、２６３を形成する。
多数の楕円形コンタクトホール２６１、２６２、２６３を形成する場合、第４の層間絶縁膜２５０上面に感光膜又はハードマスク膜（図示せず）を蒸着する。続いて、コンタクトホール２６１、２６２、２６３になる部分の感光膜又はハードマスク膜をオープンしてエッチングすることによって、下部導電層である導電膜２２４が露出するようにする。ここで、エッチング工程は、高密度プラズマ反応性イオンエッチング（High Density Plasma Reactive Ion Etching：ＨＤＰ ＲＩＥ）工程でありうる。ＨＡＲＣプロセスに用いられる主反応ガスとしてはフルオロカーボン系のガスがあり、添加反応ガスとしては酸素（Ｏ 2 ）、アルゴン（Ａｒ）ガスなどがある。また、フルオロカーボン系のガスは飽和型と不飽和型に分類できる。
上記のように、高い縦横比を有するコンタクトホール２６１、２６２、２６３をエッチングする工程は、Ｃ x Ｆ y （ｘ、ｙは整数：以下同じ）及びＯ 2 、Ａｒの流量を変えながら一回で（１ｓｔｅｐ）エッチングされる。例えば、Ｃ 2 Ｆ 6 ガスとＣ 4 Ｆ 8 及びＯ 2 、Ａｒの混合ガスを用いることができる。また、Ｃ 5 Ｆ 8 、Ｏ 2 及びＡｒの混合ガスを用いることができる。
又は、高い縦横比によってエッチングが碌に行われない可能性を考慮してＣ x Ｆ y 及びＯ 2 、Ａｒとして先ずエッチングした後、水素系を含んだＣ x Ｈ y Ｆ z （ｘ、ｙ、ｚは整数：以下同じ）としてもう一度エッチングされる（２−ｓｔｅｐ）。
プラズマエッチング工程時、感光膜又はハードマスク膜によってプラズマのイオンが散乱する。
詳細に説明すれば、イオンが散乱するとき、衝突された点から接線を伸ばすと、イオンは接線の垂直方向に反射して衝突されるので、楕円形コンタクトホール２６１、２６２、２６３の長軸よりは短軸方向に衝突が頻繁に生じる。すなわち、長軸よりは短軸の距離が短いため衝突される確率が高い。従って、イオンはコンタクトホール２６１、２６２、２６３の長軸よりは短軸方向の内壁に衝突し、短軸方向のコンタクトホール２６１、２６２、２６３内壁をさらにエッチングする。これは後続工程によって、コンタクトホール２６１、２６２、２６３間の空間的な余裕が小さいところであれば、コンタクトホール間の電気的な短絡を誘発する。
しかし、コンタクトホール２６１、２６２、２６３間の空間的な余裕が小さいところに長軸を近接して配列することにより、短軸方向にボーイングが発生してコンタクトホールが拡張されても、長軸方向にはボーイングの発生が少ないため、コンタクトホールの拡張が防止される。その結果、コンタクトホールの相互間の間隔を維持できる。
従って、高い縦横比を有するコンタクトホールであってもボーイング発生による電気的な短絡を防止することができる。また、コンタクトホール間の空間的な余裕を一定に維持することによって、高集積化されたコンタクトホールを形成することができる。
続いて、エッチング工程を終えれば感光膜又はハードマスク膜を除去する。
ここで、コンタクトホールの短軸対比長軸の比率は、０．５：１〜０．９５：１に設定されている。従って、所望のコンタクトホール大きさの直径を楕円形コンタクトホールの長軸としてその長軸より小さな短軸を設定すれば、長軸にボーイングが発生しないコンタクトホールを形成できる。
また、コンタクトホールの縦横比は、１０：１〜４０：１に設定されている。コンタクトホールの深さは、１．５μｍ以上に形成することを例に挙げたが、これに制限されるものではない。また、コンタクトホールの間の長軸方向の間隔は、２０ｎｍ〜１００ｎｍに設定されている。
再び図３を参照すれば、コンタクトホール２６１、２６２、２６３を埋め込んでコンタクトプラグ２７１、２７２、２７３を形成する。
コンタクトプラグ２７１、２７２、２７３は、コンタクトホール２６１、２６２、２６３の内部に埋め込まれたＴｉＮなどの拡散防止膜とタングステンなどの金属膜とから構成されている。
続いて、第４の層間絶縁膜２５０上面に上部金属配線２８０を形成する。Ａｌ、Ｔｉ、Ｗ、Ｔｉ／Ａｌ、ＴｉＮ／Ａｌ、ＴｉＮ／Ａｌ／ＴｉＮ又はこれらの積層膜からなる導電膜を形成した後、パターニングしてコンタクトプラグ２７１、２７２、２７３と接続する上部金属配線２８０ｂ−１、２８０ｂ−２、２８０ｂ−３などを形成する。
従って、このようなコンタクトプラグ２７１、２７２、２７３によって上部金属配線２８０と半導体基板２００内に形成された下部導電層の導電膜２２４とを電気的に接続することができる。
その後、図面に示さないが、ビアと第２の金属配線以上の多層金属配線工程とヒューズ領域にガードリングパターン膜を形成して最終的にパッシベーション膜を形成する。
前述したように、半導体素子の高集積化されることによって狭くなるコンタクトホールの直径と、また厚くなる層間絶縁膜によって、高い縦横比を有するコンタクトホールの特性によってボーイングが発生する。しかし、本発明の一実施形態による楕円形コンタクトは、コンタクトホールの間の空間的な余裕が小さいところに長軸が近接するように配列される。これにより、ＨＡＲＣエッチング特性であるボーイング発生による電気的短絡を防止できる。
また、ボーイング発生防止のためにコンタクトホールの径を拡大することなく、本来の長軸方向の長さを維持し、コンタクトホールの長軸に比べて短軸を小さく設定することによって、コンタクトホールの追加面積の縮小なしに電気的短絡が防止されるコンタクトホールを備えることができる。一方、空間的な余裕があるところでは長軸を本来の円形のコンタクトホールの径よりも拡大できることは勿論である。
楕円形コンタクトホールを長軸が近接するように配列することによって、コンタクトホールの相互間の電気的短絡が防止できるだけでなく、長軸へのボーイング発生が低減される。したがって、長軸間の長さを一定に維持することができるので、高集積化を行うことができる。
以上、添付した図面を参照して本発明の実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、半導体素子及びその製造方法に係り、より詳しくは、特にコンタクトボーイングによる短絡を防止する半導体素子及びその製造方法に適用できる。
１００：半導体基板、１２４：導電膜、１５０：層間絶縁膜、１６１：コンタクトホール、１６２：コンタクトホール、１６３：コンタクトホール、１７１：コンタクトプラグ、１７２：コンタクトプラグ、１７３：コンタクトプラグ、１８０：上部金属配線
Claims (5)
- 半導体基板上に下部導電層を形成する段階と、
前記下部導電層を覆う層間絶縁膜を形成する段階と、
前記層間絶縁膜内に前記下部導電層を露出させ、短軸方向に比べて長軸方向に近接して配列された複数の楕円形コンタクトホールを形成する段階と、
前記コンタクトホールを埋め込んでコンタクトプラグを形成する段階と、
を含み、
前記コンタクトホールを形成する段階は、Ｃ x Ｆ y 、Ｏ 2 及びＡｒの反応ガスを用いるプラズマエッチングを行い、Ｃ x Ｈ y Ｆ z を用いて付加的なエッチングを行うことを特徴とする半導体素子の製造方法。 - 前記コンタクトホールの短軸対長軸比は、０．５：１〜０．９５：１に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記コンタクトホールの縦横比は、１０：１〜４０：１に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記コンタクトホールの深さは、１．５μｍ以上に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記複数のコンタクトホールの長軸方向における相互の間隔は２０ｎｍ〜１００ｎｍに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
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