KR101824735B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로,주변회로영역에 형성되는 금속 배선들 사이에 절연막을 매립하여 평탄화시킴으로써 금속 배선들 사이에 플레이트 전극 물질이 잔류하는 것을 방지하여 소자의 신뢰성 및 동작 특성을 향상시키는 기술에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 저장전극 콘택이 형성된 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 주변회로 영역의 상기 제 1 절연막 상부에 다수의 금속 배선을 형성하는 단계와, 주변회로 영역의 상기 금속 배선들 사이에 제 2 절연막을 매립하는 단계와, 셀 영역의 제 1 절연막 상부에 상기 저장전극 콘택과 연결되는 저장 전극을 형성하는 단계와, 저장 전극을 포함하는 상기 셀 영역의 상기 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 상부에 플레이트 전극 물질을 형성하는 단계와, 주변회로 영역의 상기 플레이트 전극 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 저장전극 콘택이 형성된 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 주변회로 영역의 상기 제 1 절연막 상부에 다수의 금속 배선을 형성하는 단계와, 주변회로 영역의 상기 금속 배선들 사이에 제 2 절연막을 매립하는 단계와, 셀 영역의 제 1 절연막 상부에 상기 저장전극 콘택과 연결되는 저장 전극을 형성하는 단계와, 저장 전극을 포함하는 상기 셀 영역의 상기 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 상부에 플레이트 전극 물질을 형성하는 단계와, 주변회로 영역의 상기 플레이트 전극 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 저장 전극을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다. 매립형 게이트 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 게이트가 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트라인 또는 비트라인 콘택플러그와의 전기적인 격리를 보다 명확하게 할 수 있다. 이러한 매립형 게이트가 형성된 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 대한 반도체 소자의 제조 방법을 도시한 단면도이다.
먼저, 도 1a를 참조하면 셀 영역(Ⅰ)에 매립형 게이트(미도시)를 포함하는 반도체 기판(10) 상부에 비트라인(15) 및 저장전극 콘택(20)를 형성한다. 셀 영역(Ⅰ)의 비트라인(15) 형성과 동시에 주변회로 영역(Ⅱ)의 반도체 기판(10) 상부에는 게이트(17)를 형성한다. 이어서, 셀 영역(Ⅰ)의 비트라인(15) 및 저장전극 콘택(20)과 주변회로 영역(Ⅱ)의 게이트(17)를 포함하는 반도체 기판(10) 상부에 제 1 절연막(25)을 형성한다. 그 다음, 주변회로 영역(Ⅱ)의 제 1 절연막(25)을 식각하여 반도체 기판(10)이 노출되는 콘택홀을 형성한다. 이후, 콘택홀을 포함하는 제 1 절연막(25) 상부에 도전물질(30) 및 하드마스크층(35)을 형성한 후 이들을 패터닝하여 제 1 금속 배선(37)을 형성한다.
다음으로, 도 1b를 참조하면 제 1 금속 배선(37) 측벽에 스페이서(40)를 형성한다. 이어서, 스페이서(40)를 식각 마스크로 제 1 절연막(25)을 식각하여 셀 영역(Ⅰ)의 비트라인(15) 및 저장전극 콘택(20)과 주변회로 영역(Ⅱ)의 게이트(17)를 노출시킨다.
그 다음, 도 1c를 참조하면 제 1 금속 배선(37)을 포함하는 반도체 기판(10) 표면에 식각 정지막(45)을 형성한다. 식각 정지막(45)은 질화막을 포함하는 물질로 형성한다. 다음으로, 도 1d를 참조하면, 식각 정지막(45) 상부에 희생막(50)을 형성하며, 이 희생막(50)은 산화막을 포함하는 물질로 형성한다. 그리고, 셀 영역(Ⅰ)의 희생막(50)을 식각하여 저장전극 콘택(20)이 노출되는 저장전극 영역을 형성한다. 그 다음, 저장전극 영역 내측벽에 저장전극(55)을 형성한다.
도 1e를 참조하면, 딥 아웃 공정으로 희생막(50)을 제거한 후 저장 전극(55)을 포함하는 반도체 기판(10) 표면에 유전체막(미도시)을 증착한다. 그 다음, 유전체막(미도시)이 형성된 저장 전극(55) 상부에 플레이트 전극 물질(60)을 형성한다. 이때, 주변회로 영역(Ⅱ)에서 플레이트 전극 물질(60)은 제 1 금속 배선(37)과 게이트(17) 사이의 단차를 따라서 형성된다.
도 1f를 참조하면, 플레이트 전극 물질(60) 상부에 주변회로영역을 오픈 시키는 마스크 패턴(미도시)을 형성한다. 그 다음, 이 마스크 패턴(미도시)을 식각 마스크로 주변회로 영역(Ⅱ)의 플레이트 전극 물질(60)을 제거하여 셀 영역(Ⅰ)에 플레이트 전극(60a)을 형성한다. 이때, 제 1 금속 배선(37)과 게이트(17)의 단차로 인해 제 1 금속 배선(37)들 사이에 형성된 플레이트 전극 물질(60)이 완전히 제거되지 않고 잔류되는 문제가 발생할 수 있다(도 1f의 'A' 참조).
이와 같이 플레이트 전극 물질이 주변회로 영역(Ⅱ)에 잔류되는 경우, 기생 캐패시턴스가 형성될 수 있다. 또한, 후속으로 진행되는 제 2 금속 배선 형성 공정 시 제 2 금속 배선이 오정렬되어 잔류된 플레이트 전극 물질과 브릿지(Bridge)가 유발되어 소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 주변회로영역에 형성되는 금속 배선들 사이에 절연막을 매립하여 평탄화시킴으로써 금속 배선들 사이에 플레이트 전극 물질이 잔류하는 것을 방지하여 소자의 신뢰성 및 동작 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 소자의 제조 방법은 저장전극 콘택이 형성된 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 주변회로 영역의 상기 제 1 절연막 상부에 다수의 금속 배선을 형성하는 단계와, 주변회로 영역의 상기 금속 배선들 사이에 제 2 절연막을 매립하는 단계와, 셀 영역의 제 1 절연막 상부에 상기 저장전극 콘택과 연결되는 저장 전극을 형성하는 단계와, 저장 전극을 포함하는 상기 셀 영역의 상기 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 상부에 플레이트 전극 물질을 형성하는 단계와, 주변회로 영역의 상기 플레이트 전극 물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 절연막을 형성하는 단계 이전에, 셀 영역에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 또한, 제 1 절연막을 형성하는 단계 이전에, 주변회로 영역에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 다수의 금속 배선을 형성하는 단계는 제 1 절연막을 식각하여 주변회로 영역의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 포함하는 제 1 절연막 상부에 도전물질을 형성하는 단계와, 도전물질을 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 금속 배선을 형성하는 단계 이후, 금속 배선 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하고, 스페이서는 질화막을 포함하는 물질로 형성하는 것을 특징으로 한다.
또한, 금속 배선들 사이에 제 2 절연막을 매립하는 단계에서, 제 2 절연막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하고, 금속 배선들 사이에 제 2 절연막을 매립하는 단계에서 제 2 절연막은 PE-TEOS, HDP 및 이들의 조합 중 선택된 어느 하나의 물질로 형성하는 것을 특징으로 한다.
나아가, 금속 배선들 사이에 제 2 절연막을 매립하는 단계는 금속 배선을 포함하는 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와 금속 배선이 노출될때까지 평탄화 공정을 진행하는 단계와, 주변회로 영역의 상기 제 2 절연막 및 상기 금속 배선 상부에 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 상기 셀 영역의 상기 제 2 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 평탄화 공정을 진행하는 단계는 1차 평탄화 공정 및 2차 평탄화 공정의 순서로 진행하며, 1차 평탄화 공정은 실리카(Silica)를 베이스로 하는 슬러리를 사용하여 진행하고, 2차 평탄화 공정은 세리아(Ceria)를 베이스로 하는 슬러리를 사용하여 진행하는 것을 특징으로 한다.
또한, 저장전극을 형성하는 단계는 셀 영역의 제 1 절연막 및 주변회로 영역의 제 2 절연막 및 금속 배선 상부에 희생막을 형성하는 단계와, 희생막을 식각하여 상기 저장전극 콘택을 노출시키는 저장전극 영역을 형성하는 단계와, 저장전극 영역 내측벽에 도전물질을 증착하는 단계와, 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 한다. 여기서, 희생막을 형성하는 단계 이전에, 셀 영역의 제 1 절연막 및 주변회로 영역의 제 2 절연막 및 금속 배선 상부에 식각 정지막을 형성하는 단계를 더 포함하며, 저장 전극을 형성하는 단계 이후에, 저장 전극을 포함하는 상기 반도체 기판 표면에 유전체막을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 그리고, 플레이트 전극 물질을 형성하는 단계에서, 플레이트 전극 물질은 폴리실리콘을 포함하는 물질인 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 주변회로영역에 형성되는 금속 배선들 사이에 플레이트 전극 물질이 잔류하는 것을 방지하여 소자의 신뢰성 및 동작 특성을 향상시키는 효과가 있다.
둘째, 플레이트 전극 물질의 잔류를 방지함으로써, 기생 캐패시터가 형성되는 것을 방지하여 소자의 신뢰성 및 동작 특성을 향상시키는 효과가 있다.
셋째, 후속으로 형성되는 금속 배선이 오정렬되더라도 금속 배선에 브릿지가 유발되는 것을 방지하여 소자의 신뢰성 및 동작 특성을 향상시키는 효과가 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면, 셀 영역(Ⅰ)에 매립형 게이트(미도시)를 포함하는 반도체 기판(100) 상부에 비트라인(105) 및 저장전극 콘택(110)를 형성한다. 이때, 셀 영역(Ⅰ)의 비트라인(105) 형성과 동시에 주변회로 영역(Ⅱ)의 반도체 기판(100) 상부에는 게이트(115)를 형성한다. 셀 영역(Ⅰ)에는 반도체 기판(10) 내에 매립형 게이트(미도시)가 형성되므로, 셀 영역(Ⅰ)의 비트라인(105)과 주변회로 영역(Ⅱ)의 게이트가 동일 레이어에 형성된다.
그 다음, 셀 영역(Ⅰ)의 비트라인(105) 및 저장전극 콘택(110)과 주변회로 영역(Ⅱ)의 게이트(115)를 포함하는 반도체 기판(100) 상부에 제 1 절연막(120)을 형성한다. 여기서, 제 1 절연막(120)은 산화막을 포함하는 물질로 형성한다. 예컨대, BPSG 산화막으로 형성하는 것이 바람직하다. 이어서, 주변회로 영역(Ⅱ)의 게이트(107)들 사이의 제 1 절연막(120)을 식각하여 반도체 기판(100)이 노출되는 콘택홀을 형성한다. 다음으로, 콘택홀을 포함하는 제 1 절연막(120) 상부에 도전물질(125) 및 하드마스크층(130)을 형성한다. 여기서, 도전물질(125)은 텅스텐을 포함하는 물질로 형성하며, 하드마스크층(130)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다.
그리고, 하드마스크층(130) 및 도전물질(125)을 패터닝하여 제 1 금속 배선(133)을 형성한다. 이때, 제 1 금속 배선(133)은 주변회로 영역(Ⅱ)에만 형성된다.
도 2b를 참조하면, 제 1 금속 배선(133)을 포함하는 제 1 절연막(120) 표면에 스페이서 물질을 형성한다. 스페이서 물질은 질화막을 포함하는 물질로 형성하며, 그 두께는 400 ~ 600Å인 것이 바람직하다. 그 다음, 에치-백(Etch-Back) 공정으로 스페이서 물질을 식각하여 제 1 금속 배선(133) 측벽에만 잔류하는 스페이서(135)를 형성한다. 이후, 스페이서(135)를 식각 마스크로 제 1 절연막(120)을 식각하여 셀 영역(Ⅰ)의 비트라인(105) 및 저장전극 콘택(110)과 주변회로 영역(Ⅱ)의 게이트(115)를 노출시킨다.
그 다음, 도 2c를 참조하면 셀 영역(Ⅰ)의 비트라인(105) 및 저장전극 콘택(110)와 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)을 포함하는 반도체 기판(100) 전체 상부에 제 2 절연막(140)을 형성한다. 제 2 절연막(140)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 예컨대, PE-TEOS막 또는 HDP 산화막으로 형성한다. 그 다음, 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)이 노출될때까지 CMP 공정을 진행한다. 이때, CMP 공정은 1차 CMP 공정 및 2차 CMP 공정의 순서로 진행하는 것이 바람직하다. 먼저, 1차 CMP 공정은 실리카(Silica)를 포함하는 슬러리(Slurry)를 사용하여 진행한다. 그 다음, 2차 CMP 공정은 세리아(Ceria)를 포함하는 슬러리(Slurry)를 사용하여 진행한다.
다음으로, 도 2d를 참조하면 제 2 절연막(140) 상부에 감광막(미도시)을 형성한다. 그 다음, 셀 오픈 마스크(Cell Open Mask)를 이용하여 감광막(미도시)을 패터닝한다. 즉, 주변회로 영역(Ⅱ) 상부에 감광막 패턴(미도시)이 형성된다. 이후, 감광막 패턴(미도시)을 식각 마스크로 제 2 절연막(140)을 식각하여 셀 영역(Ⅰ)의 비트라인(105) 및 저장전극 콘택(110)을 노출시키는 제 2 절연막 패턴(140a)을 형성한다. 이후, 감광막 패턴(미도시)을 제거하는 스트립(Strip) 공정을 진행한다.
도 2e를 참조하면, 셀 영역(Ⅰ)의 비트라인(105) 및 저장전극 콘택(110)과 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)을 포함하는 제 2 절연막 패턴(140a) 표면에 식각 정지막(145)을 형성한다. 이때, 식각 정지막(145)은 질화막을 포함하는 물질로 형성하며, 200 ~ 400Å의 두께로 형성하는 것이 바람직하다. 다음으로, 식각 정지막(145) 상부에 희생막(150)을 형성한다. 희생막(150)은 저장전극 영역을 정의하기 위해 형성하며, 산화막을 포함하는 물질로 형성한다.
그 다음, 셀 영역(Ⅰ)의 희생막(150) 및 식각 정지막(145)을 식각하여 저장전극 콘택(110)을 노출시키는 저장전극 영역을 형성한다. 그리고, 저장전극 영역을 포함하는 희생막(150) 전체 표면에 저장전극용 도전물질을 증착한다. 이때, 저장전극용 도전물질은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나의 물질로 형성하는 것이 바람직하다. 그 다음, 희생막(150)이 노출될때까지 평탄화 식각을 진행하여 분리된 저장 전극(155)을 형성한다.
도 2f를 참조하면, 딥 아웃(Dip-Out) 공정으로 희생막(150)을 제거한다. 그 다음, 저장 전극(155)을 포함하는 반도체 기판(100) 전체 표면에 유전체막(미도시)을 형성한다. 이어서, 유전체막(미도시)이 형성된 저장 전극(155)을 포함하는 반도체 기판(100) 전체 상부에 플레이트 전극 물질(160)을 형성한다. 플레이트 전극 물질(160)은 폴리실리콘을 포함하는 물질로 형성하는 것이 바람직하다. 이때, 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)들 사이에 제 2 절연막 패턴(140a)이 매립되어 평탄하게 되었으므로, 그 상부에 형성되는 플레이트 전극 물질(160) 역시 평탄하게 형성된다.
도 2g를 참조하면, 플레이트 전극 물질(160) 상부에 주변회로 영역(Ⅱ)을 오픈시키는 마스크 패턴(미도시)을 형성한다. 그 다음, 마스크 패턴(미도시)을 식각 마스크로 주변회로 영역(Ⅱ)의 플레이트 전극 물질(160)을 제거하여 셀 영역(Ⅰ)에 플레이트 전극(160a)을 형성한다. 이때, 주변회로 영역(Ⅱ)의 플레이트 전극 물질(160)은 평탄하게 형성되었기 때문에 제거가 용이하다. 즉, 종래 기술과 같이 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)들 사이에 플레이트 전극 물질(160)이 잔류되는 문제점이 발생하지 않는다.
도시되지는 않았으나, 도 2g 이후의 공정을 설명하면 다음과 같다. 셀 영역(Ⅰ)의 플레이트 전극(160) 및 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)을 포함하는 반도체 기판(100) 상부에 제 3 절연막(미도시)을 형성한다. 그 다음, 주변회로 영역(Ⅱ)의 제 3 절연막(미도시)을 식각하여 제 1 금속 배선(133)의 도전물질(125)을 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 콘택홀(미도시)을 포함하는 제 3 절연막(미도시) 상부에 도전물질(미도시)을 형성하고, 이 도전물질을 패터닝하여 제 2 금속 배선(미도시)을 형성한다. 이때, 제 2 금속 배선(미도시) 형성 시 제 2 금속 배선(미도시)이 오정렬되더라도 제 1 금속 배선(133)들 사이에 플레이트 전극 물질(160)이 잔류되어 있지 않으므로, 페일이 발생하지 않게 된다.
상술한 바와 같이, 주변회로 영역(Ⅱ)의 제 1 금속 배선(133)들 사이를 절연막으로 채워줌으로써 주변회로 영역(Ⅱ)에 플레이트 전극 물질(160)이 잔류하는 것을 방지할 수 있다. 이로 인해 후속으로 진행되는 제 2 금속 배선의 오정렬 시 제 2 금속 배선에 브릿지가 발생하는 현상이 방지되고, 소자의 신뢰성 및 동작 특성을 향상시키는 효과가 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 비트라인
110 : 저장전극 콘택 115 : 게이트
120 : 제 1 절연막 125 : 도전물질
130 : 하드마스크층 133 : 제 1 금속 배선
135 : 스페이서 140 : 제 2 절연막
140a : 제 2 절연막 패턴 145 : 식각 정지막
150 : 희생막 155 : 저장전극
160 : 플레이트 전극 Ⅰ: 셀 영역
Ⅱ: 주변회로 영역
110 : 저장전극 콘택 115 : 게이트
120 : 제 1 절연막 125 : 도전물질
130 : 하드마스크층 133 : 제 1 금속 배선
135 : 스페이서 140 : 제 2 절연막
140a : 제 2 절연막 패턴 145 : 식각 정지막
150 : 희생막 155 : 저장전극
160 : 플레이트 전극 Ⅰ: 셀 영역
Ⅱ: 주변회로 영역
Claims (16)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 각각 저장전극 콘택 및 게이트를 형성하는 단계;
상기 저장전극 콘택 및 상기 게이트 상부에 제 1 절연막을 형성하는 단계;
상기 반도체 기판과 접속되도록 상기 주변회로 영역의 상기 제 1 절연막 상부에 다수의 금속 배선을 형성하는 단계;
상기 저장전극 콘택과 상기 게이트가 노출되도록 상기 제 1 절연막을 식각하는 단계;
상기 저장전극 콘택과 상기 게이트 상부에 제 2 절연막을 형성하는 단계;
셀 오픈 마스크를 이용하여 상기 셀 영역의 상기 저장전극 콘택이 노출되도록 상기 제 2 절연막을 식각하여 상기 주변회로 영역의 상기 금속 배선들 사이에 제 2 절연막을 잔류시키는 단계;
상기 셀 영역의 상기 제 1 절연막 상부에 상기 저장전극 콘택과 연결되는 저장 전극을 형성하는 단계;
상기 저장 전극을 포함하는 상기 셀 영역의 상기 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 상부에 플레이트 전극 물질을 형성하는 단계; 및
상기 주변회로 영역의 상기 플레이트 전극 물질을 제거하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 절연막을 형성하는 단계 이전에,
상기 셀 영역에 비트라인을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 절연막을 형성하는 단계 이전,
상기 주변회로 영역에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 다수의 금속 배선을 형성하는 단계는
상기 제 1 절연막을 식각하여 상기 주변회로 영역의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀을 포함하는 제 1 절연막 상부에 도전물질을 형성하는 단계; 및
상기 도전물질을 패터닝하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4에 있어서,
상기 금속 배선을 형성하는 단계 이후,
상기 금속 배선 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5에 있어서,
상기 스페이서는 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 절연막을 형성하는 단계에서,
상기 제 2 절연막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 절연막을 형성하는 단계에서,
상기 제 2 절연막은 PE-TEOS 또는 HDP로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 금속 배선들 사이에 제 2 절연막을 잔류시키는 단계는
상기 금속 배선을 포함하는 상기 제 1 절연막 상부에 상기 제 2 절연막을 형성하는 단계;
상기 금속 배선이 노출될때까지 상기 제 2 절연막에 평탄화 공정을 진행하는 단계;
상기 주변회로 영역의 상기 제 2 절연막 및 상기 금속 배선 상부에 상기 셀 오픈 마스크를 형성하는 단계; 및
상기 셀 오픈 마스크를 식각 마스크로 상기 셀 영역의 상기 제 2 절연막을 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9에 있어서,
상기 평탄화 공정을 진행하는 단계는 1차 평탄화 공정 및 2차 평탄화 공정의 순서로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 1차 평탄화 공정은 실리카(Silica)를 베이스로 하는 슬러리를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 2차 평탄화 공정은 세리아(Ceria)를 베이스로 하는 슬러리를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 저장전극을 형성하는 단계는
상기 셀 영역의 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 및 금속 배선 상부에 희생막을 형성하는 단계;
상기 희생막을 식각하여 상기 저장전극 콘택을 노출시키는 저장전극 영역을 형성하는 단계;
상기 저장전극 영역 내측벽에 도전물질을 증착하는 단계; 및
상기 희생막을 제거하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 희생막을 형성하는 단계 이전에,
상기 셀 영역의 제 1 절연막 및 상기 주변회로 영역의 제 2 절연막 및 금속 배선 상부에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 저장 전극을 형성하는 단계 이후에,
상기 저장 전극을 포함하는 상기 반도체 기판 표면에 유전체막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 플레이트 전극 물질을 형성하는 단계에서,
상기 플레이트 전극 물질은 폴리실리콘을 포함하는 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (3)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JP2001144266A (ja) * | 1999-11-11 | 2001-05-25 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100532427B1 (ko) * | 2003-03-27 | 2005-11-30 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
| US20070182017A1 (en) * | 2006-02-07 | 2007-08-09 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
Cited By (1)
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