JP4945619B2 - 半導体記憶装置 - Google Patents
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Description
本発明は、半導体記憶装置に関し、特に、積層構造を有する半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性の半導体メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１）。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、上下の配線の交差部にメモリセルを配置するというクロスポイント構造を採用することができる。このため、容易に形成可能であり、更なる高集積化が図れるという利点がある（特許文献２）。
このような積層構造を有する半導体装置の多くは、所定のセルアレイ層の配線と異なるセルアレイ層の配線とを接続するためのビア配線を備えている。そのため、各セルアレイ層の配線の端部には、このビア配線に接続するためのビア配線接続部を形成するスペースが必要となり、チップ面積の増大を招く点が問題となる。
本発明は、セルアレイ層間接続によって生ずるチップ面積の増大を抑制した半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に前記半導体基板と垂直方向にそれぞれ複数層形成された互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に接続された複数のメモリセルを有するセルアレイブロックと、前記セルアレイブロックの第ｎ層目（ｎは自然数）の第１の配線と前記第ｎ層目の第１の配線以外の第１の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第１のビア配線とを備える。前記第１のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直であることを特徴とする。
本発明によれば、セルアレイ層間接続によって生ずるチップ面積の増大を抑制した半導体記憶装置を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体メモリのブロック図である。
図１は、本発明の第１の実施形態に係る半導体メモリのブロック図である。
この半導体メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置した複数のセルアレイ層を積層してなるセルアレイブロック１を備える。セルアレイ層のビット線ＢＬ方向に隣接する位置には、セルアレイ層の第２の配線であるビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、セルアレイ層のワード線ＷＬ方向に隣接する位置には、セルアレイ層の第１の配線であるワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、セルアレイブロック１以外の周辺回路素子は配線層に形成されたセルアレイブロック１の直下のシリコン基板に形成可能であり、これによって、この半導体メモリのチップ面積を、ほぼセルアレイブロック１の面積に等しくすることができる。
図２は、セルアレイ層の一部の斜視図、図３は、図２におけるI−I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数のワード線ＷＬ＜０＞〜ＷＬ＜２＞が平行に配設され、これと交差して複数のビット線ＢＬ＜０＞〜ＢＬ＜２＞が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、 PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４は、この可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５は、本実施形態に係る半導体メモリの断面図である。ウェル２２が形成されたシリコン基板（半導体基板）２１上には周辺回路を構成するトランジスタの不純物拡散層２３及びゲート電極２４が形成されている。その上に第１層間絶縁膜２５が堆積されている。この第１層間絶縁膜２５には、シリコン基板２１の表面に達するビア配線２６が適宜形成されている。第１層間絶縁膜２５の上には、セルアレイ層のワード線ＷＬを構成する第１メタル２７が、例えばW等の低抵抗金属で形成されている。この第１メタル２７の上層に、バリアメタル２８が形成されている。なお、第１メタル２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ti及びTiNの両方又は一方によって形成することができる。バリアメタル２８の上方には、ダイオード等の非オーミック素子２９が形成されている。この非オーミック素子２９の上には、第１電極３０、可変抵抗素子３１及び第２電極３２がこの順に形成されている。これにより、バリアメタル２８から第２電極３２までがメモリセルＭＣとして構成されている。なお、第１電極３０の下部及び第２電極３２の上部にバリアメタルが挿入されていても良いし、上部電極３２の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間は第２層間絶縁膜３４及び第３層間絶縁膜３５で埋められている（但し、第２層間絶縁膜３４は、図５では図示していない）。更に、メモリセルアレイの各メモリセルＭＣの上にワード線ＷＬと直交する方向に延びる第２の配線であるビット線ＢＬを構成する第２メタル３６が形成されている。その上に、第４層間絶縁膜３７及びメタル配線層３８が形成され、可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル２８から上部電極３２までの積層とメモリセルＭＣ間の第２、第３層間絶縁膜３４、３５の形成を、必要な層数分だけ繰り返せば良い。
図６は、本実施形態に係る半導体メモリのセルアレイブロック１の積層構造を示す斜視図である。このセルアレイブロック１は、８つのセルアレイ層ＣＡ１〜８を備え、このセルアレイ層の積層方向に隣接する２つのメモリセル層によってワード線ＷＬ或いはビット線ＢＬが共有されている。このようにワード線ＷＬ或いはビット線ＢＬを共有化することで、半導体メモリのプロセスを短縮することができ、製造コストを抑えることができる。また、異なるメモリセル層ＣＡに属する配線間は、積層方向に延びるビア配線ＶＬによって接続される。
次に、本実施形態に係る半導体メモリのワード線ＷＬ、ビット線ＢＬとビア配線ＶＬとを接続する配線引き出し部分の構造について説明する。
図７は、本実施形態に係る半導体メモリのワード線、ビット線及びビア配線の接続を示す概略図であり、積層方向−ビット線ＢＬ方向の断面図である。なお、説明の便宜上、ワード線ＷＬの配線引き出し部分については、積層方向−ワード線ＷＬ方向の断面図を示している。
セルアレイブロック１は、下層から上層にかけて、金属配線Ｍ１、ビット線ＢＬ１、ワード線ＷＬ１、ビット線ＢＬ２、ワード線ＷＬ２、ビット線ＢＬ３、及び金属配線Ｍ２の各配線が順次形成されてなる。ビット線ＢＬ１とワード線ＷＬ１、ワード線ＷＬ１とビット線ＢＬ２、ビット線ＢＬ２とワード線ＷＬ２、並びにワード線ＷＬ２とビット線ＢＬ３の各交差部には、それぞれメモリセルＭＣ１、ＭＣ２、ＭＣ３、並びにＭＣ４が形成されている。この構造の場合、ワード線ＷＬ１、ビット線ＢＬ２、並びにワード線ＷＬ２は、それぞれメモリセルＭＣ１とＭＣ２、メモリセルＭＣ２とＭＣ３、並びにメモリセルＭＣ３とＭＣ４に共有されている。
また、各配線間は、積層方向に延びるビア配線ＶＬによって接続されている。具体的には、金属配線Ｍ１とワード線ＷＬ２とは、ビア配線接続部ＶＣｗ１ａ〜ＶＣｗ１ｃを介して接続された４つの第１のビア配線ＶＬｗ１ａ〜ＶＬｗ１ｄによって接続されている。ワード線ＷＬ２と金属配線Ｍ２とは、ビア配線接続部ＶＣｗ２ａを介して接続された２つの第１のビア配線ＶＬｗ２ａ及びＶＬｗ２ｂによって接続されている。金属配線Ｍ１とワード線ＷＬ１とは、ビア配線接続部ＶＣｗ３ａを介して接続された２つの第１のビア配線ＶＬｗ３ａ及びＶＬｗ３ｂによって接続されている。ワード線ＷＬ１と金属配線Ｍ２とは、ビア配線接続部ＶＣｗ４ａ〜ＶＣｗ４ｃを介して接続された４つの第１のビア配線ＶＬｗ４ａ〜ＶＬｗ４ｄによって接続されている。金属配線Ｍ１とビット線ＢＬ１とは、第２のビア配線ＶＬｂ１ａによって接続されている。金属配線Ｍ１とビット線ＢＬ２とは、ビア配線接続部ＶＣｂ２ａ及びＶＣｂ２ｂを介して接続された３つの第２のビア配線ＶＬｂ２ａ〜ＶＬｂ２ｃによって接続されている。金属配線Ｍ１とビット線ＢＬ３とは、ビア配線接続部ＶＣｂ３ａ〜ＶＣｂ３ｄを介して接続された５つの第２のビア配線ＶＬｂ３ａ〜ＶＬｂ３ｅによって接続されている。ビット線ＢＬ３と金属配線Ｍ２とは、第２のビア配線ＶＬｂ４ａによって接続されている。ここで、ビア配線接続部ＶＣｗ１ａ、ＶＣｗ３ａ、ＶＣｂ２ａ及びＶＣｂ３ａは、ビット線ＢＬ１と同層に形成され、ビット線ＢＬ１とは分離した部分である。ビア配線接続部ＶＣｗ１ｂ、ＶＣｂ２ｂ及びＶＣｂ３ｂは、ワード線ＷＬ１と同層に形成され、ワード線ＷＬ１とは分離した部分である。ビア配線接続部ＶＣｗ１ｃ、ＶＣｗ４ａ及びＶＣｂ３ｃは、ビット線ＢＬ２と同層に形成され、ビット線ＢＬ２とは分離した部分である。ビア配線接続部ＶＣｗ４ｂ及びＶＣｂ３ｄは、ワード線ＷＬ２と同層に形成され、ワード線ＷＬ２とは分離した部分である。ビア配線接続部ＶＣｗ２ａ及びＶＣｗ４ｃは、ビット線ＢＬ３と同層に形成され、ビット線ＢＬ３とは分離した部分である。
図７に示すビア配線ＶＬは、セルアレイ層毎に形成される。したがって、セルアレイブロック１の製造において、ビア配線ＶＬｗ１ａ、ＶＬｗ３ａ、ＶＬｂ１ａ、ＶＬｂ２ａ及びＶＬｂ３ａの形成（Ｓ１）、ビア配線ＶＬｗ１ｂ、ＶＬｗ３ｂ、ＶＬｂ２ｂ及びＶＬｂ３ｂの形成（Ｓ２）、ビア配線ＶＬｗ１ｃ、ＶＬｗ４ａ、ＶＬｂ２ｃ及びＶＬｂ３の形成（Ｓ３）、ビア配線ＶＬｗ１ｄ、ＶＬｗ４ｂ及びＶＬｂ３ｄの形成（Ｓ４）、ビア配線ＶＬｗ２ａ、ＶＬｗ４ｃ及びＶＬｂ３ｅの形成（Ｓ５）、ビア配線ＶＬｗ２ｂ、ＶＬｗ４ｄ及びＶＬｂ４ａの形成（Ｓ６）の順番に実行される。
図８は、本実施形態に係る半導体メモリのメモリセル層の一部を示す上面図の例である。
ワード線ＷＬは、メモリセルＭＣが配置されるメモリセル領域ＡＲ１及びビア配線ＶＬｗに接続するための配線引き出し部分が配置される周辺領域ＡＲ２に亘って形成されている（以下の説明において、ワード線ＷＬと平行で、周辺領域ＡＲ２からメモリセル領域ＡＲ１に向かう方向を「ロウ方向」、ビット線ＢＬと平行で、ロウ方向に対し直交する方向を、「カラム方向」と呼ぶ）。
複数のワード線ＷＬは、所定の幅Ｆ（例えば、４３ｎｍ）で形成されており、相互にカラム方向に長さＦの間隔を空けて平行に配置されている。
所定のワード線ＷＬ＜０＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸びている。
ワード線ＷＬ＜０＞からカラム方向に数えて１番目にあるワード線ＷＬ＜１＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸び、この位置からロウ方向に距離５Ｆ離れた位置Ｐ１１、位置Ｐ１１からカラム方向に距離２Ｆ離れた位置Ｐ１２、位置Ｐ１２からロウ方向に距離３５Ｆ離れた位置Ｐ１３、位置Ｐ１３からカラム方向に距離２Ｆ離れた位置Ｐ１４を経由してロウ方向に延びる。また、位置Ｐ１４からロウ方向に距離９Ｆ離れた位置と、この位置からロウ方向に４Ｆ、カラム方向に距離６．５Ｆ離れた位置とを頂点とする矩形状のビア配線接続部ＶＣｗ＜１＞が形成されている。
ワード線ＷＬ＜０＞からカラム方向に数えて２番目にあるワード線ＷＬ＜２＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸びている。
ワード線ＷＬ＜０＞からカラム方向に数えて３番目にあるワード線ＷＬ＜３＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸び、さらに、この位置からロウ方向に距離３７Ｆ離れた位置まで伸びている。また、領域ＡＲ１及びＡＲ２の境界の位置からロウ方向に距離２１Ｆの位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離８．５Ｆ離れた位置を頂点とする矩形状のビア配線接続部ＶＣｗ＜３＞が形成されている。
ワード線ＷＬ＜０＞からカラム方向に数えて４番目にあるワード線ＷＬ＜４＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸びている。
ワード線ＷＬ＜０＞からカラム方向に数えて５番目にあるワード線ＷＬ＜５＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸び、この位置からロウ方向に距離１３Ｆ離れた位置Ｐ５１、位置Ｐ５１からカラム方向に距離６Ｆ離れた位置Ｐ５２を経由し、位置Ｐ５２からロウ方向に距離２４Ｆ離れた位置まで伸びる。また、位置Ｐ５２からロウ方向に距離２Ｆ、カラム方向に距離−８．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離８Ｆ離れた位置とを頂点とする矩形状のビア配線接続部ＶＣｗ＜５＞が形成されている。
ワード線ＷＬ＜０＞からカラム方向に数えて６番目にあるワード線ＷＬ＜６＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸びている。
ワード線ＷＬ＜７＞からカラム方向に数えて７番目にあるワード線ＷＬ＜７＞は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までロウ方向に伸び、この位置からロウ方向に距離９Ｆ離れた位置Ｐ７１、位置Ｐ７１からカラム方向に距離４Ｆ離れた位置Ｐ７２、位置Ｐ７２からロウ方向に距離３２Ｆ離れた位置Ｐ７３、位置Ｐ７３からカラム方向に距離−４Ｆ離れた位置Ｐ７４を経由し、ロウ方向に延びている。また、位置Ｐ７４から、ロウ方向に距離３Ｆ、カラム方向に距離−６．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離６．５Ｆ離れた位置とを頂点とする矩形状のビア配線接続部ＶＣｗ＜７＞が形成されている。
また、これらワード線ＷＬ＜０＞〜ＷＬ＜７＞のいずれにも接続されない島状のビア配線接続部ＶＣｗ＜１＞´、ＶＣｗ＜３＞´、ＶＣｗ＜５＞´及びＶＣｗ＜７＞´が形成されている。
ビア配線接続部ＶＣｗ＜１＞´は、位置Ｐ７４からロウ方向に距離２１Ｆ、カラム方向に距離６．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離５Ｆ離れた位置とを頂点とする矩形状の領域である。
ビア配線接続部ＶＣｗ＜３＞´は、位置Ｐ５２からロウ方向に距離２０Ｆ、カラム方向に距離−８．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離７Ｆ離れた位置とを頂点とする矩形状の領域である。
ビア配線接続部ＶＣｗ＜５＞´は、位置Ｐ５２からロウ方向に距離１４Ｆ、カラム方向に距離−８．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離７Ｆ離れた位置とを頂点とする矩形状の領域である。
ビア配線接続部ＶＣｗ＜７＞´は、位置Ｐ１４からロウ方向に距離１５Ｆ、ロウ方向に距離１．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離５Ｆ離れた位置とを頂点とする矩形状の領域である。
これらビア配線接続部ＶＣｗ＜１＞´、ＶＣｗ＜３＞´、ＶＣｗ＜５＞´及びＶＣｗ＜７＞´の図示されない面には、ビア配線ＶＬｗを介して下層のワード線ＷＬに接続されている。他方、図示された面には、ビア配線ＶＬｗを介して上層のワード線ＷＬに接続されている。つまり、ビア配線接続部ＶＣｗ＜１＞´、ＶＣｗ＜３＞´、ＶＣｗ＜５＞´及びＶＣｗ＜７＞´は、下層及び上層のワード線ＷＬの接続を中継するものである。
上記、ワード線ＷＬ＜０＞〜ＷＬ＜７＞とビア配線接続部ＶＣｗ＜１＞´、ＶＣｗ＜３＞´、ＶＣｗ＜５＞´及びＶＣｗ＜７＞´とからなるレイアウトパターンは、カラム方向に繰り返し配置されている。
図８に示すように各ビア配線ＶＬｗ（ビア配線ホールＶＨｗ）は、積層方向と直交する断面（以下の説明において“断面”と記した場合、セルアレイ層の積層方向に直交するビア配線の断面を意味する。）が楕円形状となっている。また、ビア配線ＶＬｗ（ビア配線ホールＶＨｗ）は、この“断面”の長径方向が、ワード線ＷＬ方向に垂直な方向（ビット線ＢＬ方向）になるように配置されている。
ここで、上記の「直交」及び「垂直」は厳密な意味ではなく、それぞれ、ほぼ直交及び垂直であれば良く、また、「楕円形状」も厳密な意味ではなく、短辺方向と長辺方向が区別できる程度の形状であれば良い。これらの点に関しては、第２の実施形態以下においても同様である。
また、このような図８に示す周辺領域ＡＲ２と同様の周辺領域が、ワード線ＷＬのもう一端にも形成されており、ワード線ＷＬ＜０＞、ＷＬ＜２＞、ＷＬ＜４＞及びＷＬ＜６＞の配線引き出し部分が配置されている。このようにワード線ＷＬ＜ｉ＞（ｉは偶数）の引き出し部分とワード線ＷＬ＜ｉ＋１＞の配線引き出し部分とをワード線ＷＬの両端に形成された２つの周辺領域ＡＲ２に分散して配置させることで、周辺領域ＡＲ２のカラム方向のレイアウトには、ビア配線等を配置するための余裕ができる。
次に、図８中点線で囲まれた配置領域Ａのサイズについて図９を参照しながら説明する。
図９中（ａ）は、本実施形態の場合であり、図９中（１）、（２）、（３）及び（４）は、それぞれ図８に示すビア配線コンタクトＶＣｗ＜３＞´、ＶＣｗ＜５＞´、ＶＣｗ＜３＞及びＶＣｗ＜５＞に相当する。一方、図９中（ｂ）は、ビア配線ＶＬの“断面”の長径（ｒａ）方向をワード線ＷＬ方向に配置した場合の比較例である。図９中（１´）〜（４´）は、それぞれ図９中（１）〜（４）に相当する。
本実施形態の場合、当然、ビア配線ＶＬの“断面”のワード線ＷＬ方向の長さが比較例よりも短くなる。また、複数のビア配線ホールＶＨを“断面”の短径ｒｂ方向に並べることで、比較例よりも密なレイアウトパターンを実現することができる。この場合、リソグラフィのプロセスウィンドウが広がり、寸法ばらつきを抑えることができ、結果として、本実施形態の場合のビア配線接続部ＶＣｗのワード線ＷＬ方向のフリンジｆａは、比較例の場合のフリンジｆｂよりも小さくすることができる。
以上の点から、４つのビア配線ＶＬｗ（ビア配線ホールＶＨｗ）の配置領域のワード線ＷＬ方向の長さは、比較例の場合、長さｌｂであるのに対し、本実施形態の場合、長さｌｂより短い長さｌａにすることができる。
なお、本実施形態の場合、ビア配線ＶＬの配置領域のビット線ＢＬ方向の幅は、比較例よりも大きくなる。しかし、上記の通り、周辺領域ＡＲ２のビット線ＢＬ方向のレイアウトにはスペースが生じる。このスペースを使用することで配置領域のビット線ＢＬ方向の幅の増大をある程度抑えることができる。つまり、ワード線ＷＬ方向のサイズの縮小幅とビット線ＢＬ方向のサイズの拡大幅とを総合的に考慮すると、全体としてチップ面積の増大を抑えることができる。
また、同様の理由から、本実施形態のようにビア配線ＶＬの“断面”の形状を楕円にした場合、“断面”の形状をこの楕円の短径と同じ長さの直径を持つ正円にした場合よりも、ビア配線ＶＬの配置領域のビット線ＢＬ方向の幅を僅かに大きくするだけで、ビア配線ＶＬとワード線ＷＬとの接触面積を大きく確保することができる。
以上の説明では、ワード線ＷＬの周辺領域ＡＲ２について説明したが、ビット線ＢＬについても、図８及び図９と同様の配線引き出し部分が形成されている。これによって、ビア配線ＶＬｂの配置領域のビット線ＢＬ方向の幅を縮小することができる。
本実施形態によれば、第１のビア配線ＶＬｗの“断面”の長径ｒａ方向をワード線ＷＬ方向に垂直に形成し、第２のビア配線ＶＬｂの“断面”の長径ｒａ方向をビット線ＢＬ方向に垂直に形成することで、ビア配線ＶＬの形成に伴うチップ面積の増大を抑えることができる。これによって、半導体メモリの製造コストを低く抑えることができる。
［第２の実施形態］
図１０は、本発明の第２の実施形態に係る半導体メモリのワード線ＷＬ、ビット線ＢＬ及びビア配線ＶＬの接続を示す概略図であり、積層方向−ビット線ＢＬ方向の断面図である。なお、説明の便宜上、ワード線ＷＬの配線引き出し部分については、積層方向−ワード線ＷＬ方向の断面図を示している。
図１０は、本発明の第２の実施形態に係る半導体メモリのワード線ＷＬ、ビット線ＢＬ及びビア配線ＶＬの接続を示す概略図であり、積層方向−ビット線ＢＬ方向の断面図である。なお、説明の便宜上、ワード線ＷＬの配線引き出し部分については、積層方向−ワード線ＷＬ方向の断面図を示している。
このセルアレイブロック１は、図７に示す第１の実施形態と同様の複数のセルアレイ層を備える。
また、ワード線ＷＬ、ビット線ＢＬ及び金属配線Ｍの各配線間は、ビア配線ＶＬによって接続されている。具体的には、金属配線Ｍ１とワード線ＷＬ２と金属配線Ｍ２とは、第１のビア配線ＶＬｗ１によって接続されている。このビア配線ＶＬｗ１は、ワード線ＷＬ２の上面の高さに段差が設けられた階段状の断面を有しており、この段差によって、ワード線ＷＬ２の配線引き出し部分に形成されたビア配線接続部ＶＣｗと接続される。金属配線Ｍ１とワード線ＷＬ１及びＷＬ２と金属配線Ｍ２とは、第１のビア配線ＶＬｗ２によって接続されている。このビア配線ＶＬｗ２は、ワード線ＷＬ１及びＷＬ２の上面の高さに段差が設けられた階段上の断面を有している。この段差によって、ワード線ＷＬ１及びＷＬ２のビア配線接続部ＶＣｗと接続される。金属配線Ｍ１とビット線ＢＬ１とは、第２のビア配線ＶＬｂ１によって接続されている。金属配線Ｍ１とビット線ＢＬ２と金属配線Ｍ２とは、第２のビア配線ＶＬｂ２によって接続されている。このビア配線ＶＬｂ２は、ビット線ＢＬ２の上面の高さに段差が設けられた階段状の断面を有しており、この段差によって、ビット線ＢＬ２の配線引き出し部分に形成されたビア配線接続部ＶＣｂと接続される。金属配線Ｍ１とビット線ＢＬ３と金属配線Ｍ２とは、第２のビア配線ＶＬｂ３によって接続されている。このビア配線ＶＬｂ３は、ビット線ＢＬ３の上面の高さに段差が設けられた階段状の断面を有しており、この段差によって、ビット線ＢＬ３の配線引き出し部分に形成されたビア配線接続部ＶＣｂと接続される。
図１０に示す構造によれば、離れた配線間や、３以上の配線間を一括に形成可能な１つのビア配線ＶＬで接続することができる。つまり、図７に示す構造よりも、ビア配線ＶＬの形成に伴うプロセスを短縮することができる。
次に、ワード線ＷＬの配線引き出し部分について説明する。
図１１は、４本の第１のビア配線ＶＬｗが貫通する中間配線層におけるワード線ＷＬの配線引き出し部分のレイアウトの一例である。図１１中（ａ）は、本実施形態の場合であり、図１１中（ｂ）は、比較例を示している。また、図１１中（１）及び（２）は、図１０中の点線円Ａで示すように中間配線層の配線とビア配線ＶＬとが接続されない箇所のレイアウトであり、図１１中（３）及び（４）は、図１０中の点線円Ｂで示すように中間配線層の配線とビア配線ＶＬとが接続されている箇所のレイアウトである。
本実施形態のビア配線接続部ＶＣｗは、図１１中（３）及び（４）に示すように、ビア配線ＶＬｗの側面のうち、ビア配線ＶＬｗの“断面”の長径ｒａに接する両側面を挟むように形成された２つの板状部分を有する。この板状部分の上面とビア配線ＶＬｗに設けられた段差によってビア配線ＶＬｗとワード線ＷＬとが接続される。このような形状のビア配線接続部ＶＣｗを用いることで、ビア配線ＶＬｗがビット線ＢＬ方向にずれた場合であっても、ビア配線ＶＬｗとビア配線接続部ＶＣｗとのある程度均一な接触面積を確保することができる。
図１０に示す半導体メモリにおいても、図１１中（ｂ）に示すように、ビア配線ＶＬｗの“断面”の長径ｒａ方向をワード線ＷＬ方向に平行に配置した場合に比べて、図１１中（ａ）に示すように、ビア配線ＶＬｗの“断面”の長径ｒａ方向をワード線ＷＬ方向に垂直に配置した場合の方が、ビア配線ＶＬｗの配置領域のワード線ＷＬ方向のサイズを小さくすることができる。
なお、ビア配線接続部ＶＣｗは、図１１に示す形状の他、図１２に示すように、ビア配線ＶＬｗの“断面”の長径ｒａに接する一方の側面にのみ接触するよう板状部分を１つだけ有する形状であっても良い。この場合、図１１に示すビア配線接続部ＶＣｗに比べ、ビア配線接続部ＶＣｗのレイアウト面積を小さくすることができるため、よりビア配線ＶＬｗの配置領域を小さくすることができる。
以上の説明では、ワード線ＷＬの配線引き出し部分について説明したが、ビット線ＢＬについても、図１１或いは図１２と同様の配線引き出し部分が形成されている。これによって、ビア配線ＶＬｂの配置領域のビット線ＢＬ方向の幅を縮小することができる。
本実施形態によれば、離れた配線間や、３以上の配線間を一括に形成可能な１つのビア配線ＶＬで接続する構造を持つ半導体メモリの場合であっても、第１の実施形態と同様の効果を得ることができる。
［第３の実施形態］
本発明の第３の実施形態では、ワード線ＷＬに接続される第１のビア配線ＶＬｗについては、このビア配線ＶＬｗの“断面”の長径ｒａ方向をワード線ＷＬに垂直になるように形成する一方、ビット線ＢＬに接続される第２のビア配線ＶＬｂについては、このビア配線ＶＬｂの“断面”の長径ｒａ方向をビット線ＢＬに平行になるように形成する。
本発明の第３の実施形態では、ワード線ＷＬに接続される第１のビア配線ＶＬｗについては、このビア配線ＶＬｗの“断面”の長径ｒａ方向をワード線ＷＬに垂直になるように形成する一方、ビット線ＢＬに接続される第２のビア配線ＶＬｂについては、このビア配線ＶＬｂの“断面”の長径ｒａ方向をビット線ＢＬに平行になるように形成する。
つまり、ワード線ＷＬの配線引き出し部分を図９中（ａ）或いは図１１中（ａ）と同様のレイアウトとする一方、ビット線ＢＬの配線引き出し部分を図９中（ｂ）或いは図１１中（ｂ）と同様のレイアウトとする。
この場合、全てのビア配線ＶＬの“断面”の長径ｒａ方向がワード線ＷＬ方向に垂直（ビット線ＢＬ方向に平行）になるため、ビア配線ＶＬやビア配線接続部ＶＣのレイアウトパターンを統一することができる。これによって、ビア配線ＶＬの配置領域のワード線ＷＬ方向のサイズを小さくすることができることに加え、第１及び第２の実施形態の場合よりも製造を容易にすることができる。
ただし、本実施形態によれば、第１及び第２の実施形態に比べ、ビア配線ＶＬの配置領域のビット線ＢＬ方向のサイズが大きくなることが問題となる。しかし、図１３に示すように、中間配線層のビット線ＢＬとの接続を持たないビア配線ＶＬの“断面”の長径を長さｒａよりも短い長さｒａ´にすることで、配置領域のビット線ＢＬ方向のサイズの増大を小さくすることができる。これは、多くの中間配線層に接続するビア配線ＶＬの場合、多くの段差を形成する必要があるため、下層の配線との接触面積を考慮した場合、ある程度大きな断面積によって形成する必要があるが、少ない中間配線層にしか接続されないビア配線ＶＬの場合、多くの段差を形成する必要がないため、断面積を小さくても、下層の配線との接触面積をある程度確保できるためである。
［その他］
以上では、第１の配線をワード線、第２の配線をビット線として説明したが、第１の配線をビット線、第２の配線をワード線とした場合であっても、同様の効果を得ることができる。
以上では、第１の配線をワード線、第２の配線をビット線として説明したが、第１の配線をビット線、第２の配線をワード線とした場合であっても、同様の効果を得ることができる。
また、メモリセルとしてＲｅＲＡＭを用いた半導体メモリについて説明したが、積層構造を持つ半導体メモリであれば適用することができる。
１・・・セルアレイブロック、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１０・・・メタル層、２１・・・シリコン基板、２２・・・ウェル、２３・・・不純物拡散層、２４・・・ゲート電極、２５、３５、３７・・・層間絶縁膜、２６・・・ビア、２７、３６・・・メタル、２８・・・バリアメタル、２９・・・非オーミック素子、３０、３２・・・電極、３１・・・可変抵抗素子、３８・・・メタル配線層。
Claims (7)
- 半導体基板と、
前記半導体基板上に前記半導体基板と垂直方向にそれぞれ複数層形成された互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に接続された複数のメモリセルを有するセルアレイブロックと、
前記セルアレイブロックの積層方向に伸びる複数のビア配線と
を備え、
前記複数のビア配線のうち、一部の前記ビア配線は、前記セルアレイブロックの第ｎ層目（ｎは自然数）の第１の配線と前記第ｎ層目とは異なる層の第１の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第１のビア配線であり、
前記第１のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直である
ことを特徴とする半導体記憶装置。 - 前記複数のビア配線のうち、一部の前記ビア配線は、前記セルアレイブロックの第ｍ層目（ｍは自然数）の第２の配線と前記第ｍ層目とは異なる層の第２の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第２のビア配線であり、
前記第２のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第２の配線方向に対し垂直である
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記複数のビア配線のうち、一部の前記ビア配線は、前記セルアレイブロックの第ｍ層目（ｍは自然数）の第２の配線と前記第ｍ層目とは異なる層の第２の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第２のビア配線であり、
前記第２のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直である
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記複数のビア配線のうち、一部の前記ビア配線は、前記第１の配線の層、前記第２の配線の層、又は他の金属配線の層の少なくとも一つからなる中間配線層を貫通するように形成されている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。 - 前記中間配線層の前記第１の配線、前記第２の配線及び前記金属配線の一部は、前記ビア配線に接続するビア配線接続部を有し、
前記ビア配線接続部は、前記ビア配線の断面の長径の両端に接する２つの板状部分を有する
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記中間配線層の前記第１の配線、前記第２の配線及び前記金属配線の一部は、前記ビア配線に接続するビア配線接続部を有し、
前記ビア配線接続部は、前記ビア配線の断面の長径の一端に接する１つの板状部分を有する
ことを特徴とする請求項４記載の半導体記憶装置。 - 複数の前記ビア配線のうち、一部の前記ビア配線は、前記中間配線層となる第１の配線、第２の配線又は他の金属配線との接続箇所が前記一部のビア配線よりも多い他の前記ビア配線に比べ、断面の長径が短い
ことを特徴とする請求項４〜６のいずれか１項記載の半導体記憶装置。
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