JP2012028468A

JP2012028468A - 半導体記憶装置

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Publication number: JP2012028468A
Application number: JP2010164274A
Authority: JP
Inventors: Hiroomi Nakajima; 博臣中島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-21
Filing date: 2010-07-21
Publication date: 2012-02-09
Also published as: US8680505B2; US8530879B2; US20120018697A1; US20130320292A1

Abstract

【課題】メモリセルに充分な電流を流すことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。メモリセルは、第１配線と第２配線との各交差部に配置され、整流素子と可変抵抗素子とを直列接続してなる。整流素子は、第１の不純物濃度で不純物が導入された第１導電型の第１半導体領域と、第１の不純物濃度よりも低い第２の不純物濃度で不純物が導入された第２導電型の第２半導体領域とを有する。第１半導体領域及び第２半導体領域は、シリコンで形成される。第１半導体領域及び第２半導体領域の接合界面は、バンドギャップ幅が異なる同一材料により形成された疑似ヘテロ接合である。
【選択図】図９

Description

本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来から知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ：ＲｅｓｉｓｔｉｖｅＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ：ＰｈａｓｅＣｈａｎｇｅＲＡＭ）も含むものとする。

メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

リセット動作時においては、メモリセルにリセット電流として大きな電流を流す必要がある。このため、可変抵抗素子に直列接続されるダイオードには、出力電流が大きいことが要求される。しかしながら、ダイオードに単純なＰＮ接合ダイオードを用いた場合、非選択のメモリセルには、ＰＮ接合ダイオードが持つ接合耐圧によって決まる電圧よりも大きな電圧を印加することができず、その出力電流には限界がある。

特表２００５−５２２０４５号公報

本発明は、メモリセルに充分な電流を流すことができる半導体記憶装置を提供することを目的とする。

一の実施の形態に係る半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。メモリセルは、第１配線と第２配線との各交差部に配置され、整流素子と可変抵抗素子とを直列接続してなる。整流素子は、第１の不純物濃度で不純物が導入された第１導電型の第１半導体領域と、第１の不純物濃度よりも低い第２の不純物濃度で不純物が導入された第２導電型の第２半導体領域とを有する。第１半導体領域及び第２半導体領域は、シリコンで形成される。第１半導体領域及び第２半導体領域の接合界面は、バンドギャップ幅が異なる同一材料により形成された疑似ヘテロ接合である。

本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。メモリセルアレイ１の一部の斜視図である。図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。可変抵抗素子ＶＲの例を示す図である。可変抵抗素子ＶＲの例を示す図である。メモリセルアレイ１の別の構成例を示す。メモリセルアレイ１の別の構成例を示す。メモリセルアレイ１及びその周辺回路の回路図である。第１の実施の形態におけるメモリセルの構造を示す断面図である。比較例におけるダイオードの構造を示す断面図である。比較例におけるダイオードのエネルギーバンドの状態を示す図である。第１の実施の形態におけるダイオードのエネルギーバンドの状態を示す図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。

［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、外部のホスト９に入出力（Ｉ／Ｏ）線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。

また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェース６に送られる。コマンド・インターフェース６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。そして、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。

ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン基板に形成可能である。これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

［メモリセルＭＣ］
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ３の電極の材料としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、電極ＥＬ２の電極の材料としては、Ｗ、ＷＮ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉ_２、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ_２等が用いられる。電極ＥＬ１、ＥＬ３の材料も、電極ＥＬ２の材料と同様にすることができる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

［ダイオードＤＩ］
ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１（第１半導体領域）、ｎ−型層Ｄ２（第２半導体領域）、及びｎ＋型層Ｄ３を備えるＰＮ接合ダイオードである。ここで、「＋」、「−」の符号は、不純物濃度の大小を示している。このダイオードＤＩの構成については、後に詳述する。

［可変抵抗素子ＶＲ］
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４及び図５は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式Ａ_ｘＭ_ｙＸ_ｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（Ａ_ｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）、及びペロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

すなわち、メモリセルＭＣを可変抵抗素子ＶＲとダイオードＤＩの直列接続回路にすることにより、可変抵抗素子ＶＲに所定の電圧を短時間印加するセット動作と、セット動作時よりも低い所定の電圧を長時間印加するリセット動作を行うことが出来る。本実施の形態は、ユニポーラ型の可変抵抗素子のダイオードに容易に適用することが出来る。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ_２Ｏ_４を用いている。その他、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等の材料の１つからなる薄膜により、可変抵抗素子ＶＲを構成することも出来る。
図４において、記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位とし、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。書き込み状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

図５の例は、電極層１１、１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式Ａ_ｘＭ１_ｙＸ１_ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。

図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。

この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１、１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ、１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。

なお、書き込み状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。

［メモリセルアレイの変形例］
また、図６に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図７は、図６のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。

また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

図８は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図８において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１、ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳにより、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図７に示した回路とは、ダイオードＳＤの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。

［ダイオードＤＩ］
次に、図９を参照して、メモリセルＭＣのダイオードＤＩの構成を、詳細に説明する。図９は、実施の形態に係るメモリセルＭＣ及びダイオードＤＩの構造を示す断面図である。メモリセルＭＣは、前述したように、直列接続されたダイオードＤＩ、可変抵抗素子ＶＲ、及び金属電極ＥＬ１〜ＥＬ３により構成されている。

図９に示されるように、実施の形態に係るダイオードＤＩは、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＮ接合ダイオードである。ここで、ダイオードＤＩのｐ＋型層Ｄ１及びｎ−型層Ｄ２がＰＮ接合ダイオード部分である。ｎ＋型層Ｄ３は、金属電極ＥＬ３への接続用に設けられた部分である。本実施の形態では、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３は、単結晶シリコン（Ｓｉ）により構成される。

ｐ＋型層Ｄ１に導入される不純物（アクセプタ）には、例えば、ホウ素（Ｂ）が用いられる。ｐ＋型層Ｄ１の不純物濃度は、例えば３×１０^１９ｃｍ^−３である。ｎ＋型層Ｄ３に導入される不純物（ドナー）には、例えば、リン（Ｐ）又は砒素（Ａｓ）が用いられる。ｎ−型層Ｄ２内には、例えばリン（Ｐ）又は砒素（Ａｓ）が拡散している。ｎ−型層Ｄ２の不純物濃度は、例えば５×１０^１８ｃｍ^−３であり、ｎ＋型層Ｄ３の不純物濃度は、例えば１×１０^２０ｃｍ^−３である。

実施の形態のダイオードＤＩでは、ｎ−型層Ｄ２の不純物濃度よりもｐ＋型層Ｄ１の不純物濃度のほうが高い。このような不純物濃度により各層を形成した場合、ｐ＋型層Ｄ１とｎ−型層Ｄ２とでは、バンドギャップの幅が異なることになる。ｐ＋型層Ｄ１とｎ−型層Ｄ２とのＰＮ接合部分、すなわちｐ＋型層Ｄ１とｎ−型層Ｄ２の境界部分の両側は、同一の材料ではあるもののバンドギャップ幅が異なるため、その接合界面は、疑似的にヘテロ接合となる。

この本実施の形態に係るダイオードＤＩの動作について、比較例のダイオードＤＩ’と比較して説明する。まず、図１０を参照して比較例のダイオードＤＩ’の構成について説明する。図１０は、比較例のダイオードＤＩ’の構造を示す断面図である。図１０に示されるように、比較例に係るダイオードＤＩ’は、ｐ＋型層Ｄ１’とｎ＋型層Ｄ２’を備えたＰＮ接合ダイオードである。比較例のダイオードＤＩ’は、ｎ＋型層Ｄ２’が金属電極に直接接続される点において実施の形態のダイオードＤＩと異なる。また、比較例のダイオードＤＩ’は、各層に導入されている不純物濃度が実施の形態のダイオードＤＩと異なる。

比較例においてもｐ＋型層Ｄ１’とｎ＋型層Ｄ２’は、単結晶シリコン（Ｓｉ）で構成されている。ｐ＋型層Ｄ１’に導入される不純物（アクセプタ）には、例えば、ホウ素（Ｂ）が用いられる。ｐ＋型層Ｄ１’の不純物濃度は、例えば１×１０^１８ｃｍ^−３である。これは、図９に示す実施の形態のｐ＋型層Ｄ１の不純物濃度より低い。また、比較例のｎ＋型層Ｄ２’に導入される不純物（ドナー）には、例えば、リン（Ｐ）又は砒素（Ａｓ）が用いられる。ｎ＋型層Ｄ２’の不純物濃度は、例えば１×１０^２０ｃｍ^−３である。これは、図９に示す実施の形態のｎ＋型層Ｄ２の不純物濃度より高い。

図１０に示す比較例のダイオードＤＩ’では、ｐ＋型層Ｄ１’の不純物濃度よりもｎ＋型層Ｄ２’の不純物濃度のほうが高い。この不純物濃度により各層を形成した場合、ｐ＋型層Ｄ１’とｎ＋型層Ｄ２’とでは、バンドギャップの幅はほぼ等しい。ｐ＋型層Ｄ１’とｎ＋型層Ｄ２’とのＰＮ接合部分、すなわちｐ＋型層Ｄ１’とｎ＋型層Ｄ２’の境界部分の両側は、同一の材料でありバンドギャップ幅も等しいため、その接合界面は、ホモ接合である。

次に、図１１及び図１２を参照して、実施の形態に係るダイオードＤＩと、比較例に係るダイオードＤＩ’の動作について説明する。
図１１は、比較例に係るダイオードＤＩ’のエネルギーバンドの状態を示す図である。図１１は、ダイオードＤＩ’のＰＮ接合部分、すなわちｐ＋型層Ｄ１’とｎ＋型層Ｄ２’の境界部分のエネルギーバンドの状態を示している。ｐ＋型層Ｄ１’、ｎ＋型層Ｄ２’はシリコン（Ｓｉ）で形成されており、ｐ＋型層Ｄ１’及びｎ＋型層Ｄ２’のバンドギャップは、それぞれ約１．１２ｅＶである。そのため、電子電流Ｊｎと正孔電流Ｊｐが流れる際のエネルギー障壁の高さは等しい。

図１２は、実施の形態に係るダイオードＤＩのエネルギーバンドの状態を示す図である。図１２は、ダイオードＤＩのＰＮ接合部分、すなわちｐ＋型層Ｄ１とｎ−型層Ｄ２の境界部分のエネルギーバンドの状態を示している。ｐ＋型層Ｄ１、ｎ−型層Ｄ２もシリコン（Ｓｉ）で形成されている。ここで、上述のように実施の形態のダイオードＤＩのＰＮ接合部分の両側では、ｎ−型層Ｄ２の不純物濃度よりもｐ＋型層Ｄ１の不純物濃度のほうが高い。このような不純物濃度のシリコン（Ｓｉ）を接合した場合、ｐ＋型層Ｄ１の高濃度バンドギャップ縮小効果により、疑似ヘテロ接合となる。ｐ＋型層Ｄ１のバンドギャップ幅は小さくなり、ｎ−型層Ｄ２からｐ＋型層Ｄ１へと向かう電子電流Ｊｎに対するエネルギー障壁が低くなる。そのため、電子と正孔の再結合成分が減少し、ダイオードＤＩを流れる順方向電流（ｎ−型層Ｄ２からｐ＋型層Ｄ１へと流れる電流）が増加する。

本実施の形態で例示した不純物濃度でダイオードを構成した場合、比較例のダイオードＤＩ’に比べて、バンドギャップ幅が１００ｍｅＶ程度縮小する。本実施の形態のダイオードＤＩを用いれば、比較例のダイオードＤＩ’に比べて順方向電流の値を１桁以上増大させることができる。

［その他］
ＰＮ接合ダイオードの場合、順方向電流増加の観点から完全に結晶化されていることが望ましい。そのため、実施の形態においてはｐ＋型層Ｄ１及びｎ−型層Ｄ２は単結晶シリコンであるものとして説明した。しかし、ｐ＋型層Ｄ１及びｎ−型層Ｄ２は単結晶シリコンに限定されるものではない。

例えば、ｐ＋型層Ｄ１及びｎ−型層Ｄ２は、少なくともその一部が非晶質シリコンや多結晶シリコンであってもよい。ｐ＋型層Ｄ１及びｎ−型層Ｄ２に非晶質シリコンや多結晶シリコンを用いた場合でも、ｐ＋型層Ｄ１とｎ−型層Ｄ２との間の接合界面を疑似ヘテロ接合とすることにより、実施の形態と同様にダイオードＤＩを流れる順方向電流を増加させることができる。ｐ＋型層Ｄ１及びｎ−型層Ｄ２に用いた非晶質シリコンや多結晶シリコンの結晶化が完全ではなくとも、上述の疑似ヘテロ接合の効果により順方向電流成分が増大する。

このように、ｐ＋型層Ｄ１とｎ−型層Ｄ２との接合界面が疑似ヘテロ接合であれば、ダイオードＤＩを完全に結晶化する必要はない。そのため、ダイオードＤＩを結晶化するための加熱工程を軽減することができる。結果として、可変抵抗素子ＶＲに対する熱工程の影響を緩和することができ、可変抵抗素子ＶＲの性能に対する影響も低減することができる。

ｐ＋型層Ｄ１に非晶質シリコンを用いる場合、ｐ＋型層Ｄ１の不純物濃度は、３×１０^１９ｃｍ^−３以上であり、且つ５×１０^１９ｃｍ^−３以下の範囲とする必要がある。ｐ＋型層Ｄ１の不純物濃度が３×１０^１９ｃｍ^−３より小さい場合、ｐ＋型層Ｄ１に縮退が起こり、５×１０^１９ｃｍ^−３より大きい場合、ｐ＋型層Ｄ１内に結晶欠陥が発生する。また、ｐ＋型層Ｄ１に多結晶シリコンを用いる場合、ｐ＋型層Ｄ１の不純物濃度は、３×１０^１９ｃｍ^−３以上であり、且つ１×１０^２１ｃｍ^−３以下の範囲とする必要がある。ｐ＋型層Ｄ１の不純物濃度が３×１０^１９ｃｍ^−３より小さい場合には、非晶質シリコンの場合と同様に縮退が起こり、１×１０^２１ｃｍ^−３より大きい場合、ｐ＋型層Ｄ１内に不純物が析出する。そのため、ｐ＋型層Ｄ１に非晶質シリコン又は多結晶シリコンを用いる場合、上記の不純物濃度に設定する必要がある。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インターフェース、７・・・ステートマシン、８・・・パルスジェネレータ、９・・・ホスト、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、ＤＩ・・・ダイオード、ＥＬ・・・金属電極。

Claims

平行に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とを直列接続してなるメモリセルを含むメモリセルアレイとを備え、
前記整流素子は、
第１の不純物濃度で不純物が導入された第１導電型の第１半導体領域と、
前記第１の不純物濃度よりも低い第２の不純物濃度で不純物が導入された第２導電型の第２半導体領域とを有し、
前記第１半導体領域及び前記第２半導体領域は、シリコンで形成され、
前記第１半導体領域及び前記第２半導体領域の接合界面は、バンドギャップ幅が異なる同一材料により形成された疑似ヘテロ接合である
ことを特徴とする半導体記憶装置。
前記第１半導体領域の少なくとも一部は非晶質シリコンで形成されていることを特徴とする請求項１に記載の半導体記憶装置。
前記第１の不純物濃度は、３×１０^１９ｃｍ^−３以上５×１０^１９ｃｍ^−３以下の範囲であることを特徴とする請求項２に記載の半導体記憶装置。
前記第１半導体領域の少なくとも一部は多結晶シリコンで形成されていることを特徴とする請求項１に記載の半導体記憶装置。
前記第１の不純物濃度は、３×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下の範囲であることを特徴とする請求項４に記載の半導体記憶装置。