JP5161697B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
(第1実施形態に係る不揮発性半導体記憶装置の概略構成)
先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の概略構成を説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置(不揮発性メモリ)のブロック図である。
次に、主に、図2〜図6を参照して、メモリセルアレイ1の具体的構成について説明する。図2は、メモリセルアレイ1の斜視図である。図3は、メモリセルアレイ1の一部拡大斜視図である。図4は、図3におけるI−I′線で切断して矢印方向に見たメモリセルの断面図である。図5は、図4に示すメモリセルMC0の拡大断面図である。図6は、抵抗変化素子VRの一例を示す図である。
次に、図7を参照して、第1実施形態に係る不揮発性半導体記憶装置の単位セルアレイMAT00の回路構成について説明する。図7は、第1実施形態に係る不揮発性半導体記憶装置の単位セルアレイMAT00を示す回路図である。なお、単位セルアレイMAT01、10、11は、単位セルアレイ00と同様の回路構成を有する。
次に、図8及び図9を参照して、第1実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。図8は、第1の書き込み動作を示すタイミングチャートであり、図9は、第2の書き込み動作を示すタイミングチャートである。なお、第1の書き込み動作実行前、及び第2の書き込み動作実行前において、全てのワード線WL、及びビット線BLは、”L” 状態(例えば、0V)であるものとする。以下において、書き込みを行うメモリセルMCに接続されたビット線BLを「選択ビット線BL」と称し、それ以外のビット線BLを「非選択ビット線BL」と称する。また、書き込みを行うメモリセルMCに接続されたワード線WLを「選択ワード線WL」と称し、それ以外のワード線WLを「非選択ワード線WL」と称する。
次に、図10を参照して、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。図10は、第1実施形態に係る不揮発性半導体記憶装置、及び比較例に係る充電電流の変化を示す図である。
(第2実施形態に係る不揮発性半導体記憶装置の書き込み動作)
次に、図11及び図12を参照して、第2実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。第2実施形態に係る不揮発半導体記憶装置は、第1実施形態と異なる第1の書き込み動作及び第2の書き込み動作を実行する。図11は、第2実施形態に係る第1の書き込み動作を示すタイミングチャートである。図12は、第2実施形態に係る第2の書き込み動作を示すタイミングチャートである。なお、第2実施形態に係る不揮発性半導体記憶装置において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、略同様の動作を実行する。したがって、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
以上、不揮発性半導体記憶装置の第1及び第2実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
Claims (5)
- 互いに交差する第1配線及び第2配線、並びに前記第1配線及び前記第2配線の各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルを有する複数の単位セルアレイを備える不揮発性半導体記憶装置であって、
前記メモリセルに対する選択的なアクセスに際して前記メモリセルに所定の電圧を印加する制御回路を備え、
前記制御回路は、特定の前記単位セルアレイである第1単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、第1時刻で所定の電荷を蓄積させる一方、前記第1単位セルアレイ以外の特定の前記単位セルアレイである第2単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、前記第1時刻から所定時間経過した第2時刻で所定の電荷を蓄積させる
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルは、前記交差部にて前記第1配線から前記第2配線へと向かう方向に電荷を転送するダイオードを備え、
前記制御回路は、
前記第1時刻にて前記第1単位セルアレイに含まれ且つアクセスしない前記メモリセルに接続される前記第2配線を昇圧すると共に、前記第2単位セルアレイに含まれる前記第1配線及び前記第2配線を昇圧し、前記第2時刻にて前記第2単位セルアレイに含まれ且つアクセスしない前記メモリセルに接続される前記第1配線を降圧する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第1時刻から所定時間経過後の第3時刻に、前記第1単位セルアレイに含まれ且つアクセスする前記メモリセルに接続された前記第1配線を昇圧する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第2時刻から所定時間経過後の第4時刻に、前記第2単位セルアレイに含まれ且つアクセスする前記メモリセルに接続された前記第2配線を降圧する
ことを特徴とする請求項2又は請求項3記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記メモリセルにアクセス可能となる閾値未満の中間電圧を印加する
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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