JP4325275B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、相変化抵抗を利用して情報を記憶するメモリセルを用いた高速な不揮発性メモリを含む半導体装置に関する。
【０００２】
【従来の技術】
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められており、非特許文献１で述べられている。相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報を記憶する。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。セット動作とも呼ばれる低抵抗化は、比較的低温に十分な期間保つことにより、また、リセット動作と呼ばれる高抵抗化は、相変化抵抗を比較的高温とすることにより、行われる。また、相変化材料を読出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う。
【０００３】
非特許文献２には、相変化抵抗の特性について述べられている。さらに、非特許文献３には、相変化抵抗とＮＭＯＳトランジスタにより構成されたメモリセルについて述べられている。
【０００４】
これらの文献で、高速なＲＯＭ（Read-Only Memory）に留まらず、不揮発性のＲＡＭ（Random Access Memory）の可能性も述べられており、ＲＯＭとＲＡＭの機能を併せ持つ統合型メモリの実現も言及されている。同様な高速不揮発性メモリとして、ＦｅＲＡＭ（Ferroelectric RAM）とＭＲＡＭ（Magnetic RAM）も開発されている。ＦｅＲＡＭは、強誘電体キャパシタの面積を小さくすることが難しく、セル面積を小さくすることが困難である。また、ＭＲＡＭは、磁気抵抗の変化率が小さいため、読み出し信号量が小さく高速読み出し動作が困難である。一方、相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、ＭＲＡＭの磁気抵抗に比べて、大きく変化するため、高速な読み出し動作が実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。
【非特許文献１】
アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第202頁から第203頁（2002年）（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.）
【非特許文献２】
アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト、第923頁から第926頁（2002年）（2002 IEEE International Electron Devices Meeting, Technical Digest, pp. 923-926.）
【非特許文献３】
ノンボラタイル・セミコンダクタ・メモリ・ワークショップ、ダイジェスト・オブ・テクニカル・ペーパーズ、第91頁から第92頁（2003年）（2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp. 91-92.）
【０００５】
【発明が解決しようとする課題】
相変化メモリをＲＡＭとして用いるためには、書き込み時間が問題となる。低抵抗化では、十分な時間、例えば20ns程度は、相変化抵抗に電流を流し続けなければならない。また、高抵抗化後には、そのメモリセルへの読出し動作を行う前に、相変化抵抗の状態が安定するよう、十分な時間、例えば20ns程度、間隔をあけなければならない。
【０００６】
相変化メモリを不揮発性ＲＡＭとして導入する際、システムの変更が小さくすむよう、低電力ＲＡＭのスペックに整合させることが望ましい。現在、低電力ＲＡＭとしては低電力ＳＲＡＭ（Static RAM）が広く用いられている。その一般的なスペックに対し、ＳＲＡＭのメモリアレイを相変化メモリのメモリアレイで置き換えただけでは、上記のような相変化メモリの動作上の課題を満足できない。即ち、低抵抗化を行う書込み動作直後に同じメモリセルへアクセスを行うには書込みに十分な時間が必要なため、また、高抵抗化を行う書込み動作直後に同じメモリセルから読み出しを行う場合は、相変化抵抗の状態を安定させる十分な時間が必要なため、低電力ＳＲＡＭと同程度の高速アクセスを実現することが困難となる。
【０００７】
そこで、本願発明の目的は、短い動作サイクル時間で、相変化メモリの安定動作を可能とし、高集積な高速不揮発性メモリを実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の代表的な手段は、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、ライトバッファへ書込みデータを供給する入力バッファと、入力バッファに接続され、書込みデータを保持する書込みデータレジスタとを具備することである。
【０００９】
更に望ましくは、外部から入力されるアドレスを保持するアドレスレジスタと、前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを更に具備し、比較器において、アドレスレジスタに保持されたアドレスと入力されたアドレスとが一致した場合、書込みデータレジスタに保持された前記書込みデータを出力することである。
【００１０】
更に望ましくは、比較器は、不揮発性メモリセルへ書込みを行った後の読出しアクセスにおいて、比較を行うことである。
【００１１】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。
（第１の実施例）
図１は、本発明による非同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。ここで、本発明における非同期式相変化メモリでは、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFRを設けていることが特長である。コマンドバッファCB，制御信号発生回路CPG，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELが設けられている。ここでは、メモリセルアレイMCAを1個しか示していないが、メモリセル容量に応じて、メモリセルアレイMCAを複数個としても良い。この図では簡単のため、欠陥救済回路などは省略している。
【００１２】
図２は、メモリセルアレイMCAの構成例を示している。メモリセルMCが、ワードドライバWDに接続されたワード線WL0，WL1，WL2，WL3，…と、カラムセレクタCSELに接続されたビット線BL0，BL1，BL2，BL3，…の交点に設けられる。また、ソース線SL01，SL23，…が設けられ、接地電圧VSSに接続される。各メモリセルMCは、相変化抵抗PCRとメモリセルトランジスタMTにより構成される。相変化抵抗PCRの一端はビット線に接続され、他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。相変化抵抗は、例えば、ゲルマニウム，アンチモン，テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べ、オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。
【００１３】
各回路ブロックは、以下のような役割を果たす。制御信号発生回路CPGは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFR, 入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBなどを制御する制御信号CTLを発生する。アドレスバッファABは、外部からのアドレスADRを取り込み、内部アドレスAIを、書込みアドレスレジスタAR，アドレス比較器ACP，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPDへ送る。アドレス遷移検知回路ATDは、内部アドレスAIの遷移を検知し、アドレス遷移信号ATを制御信号発生回路CPGへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ATとする。書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。具体的には、アドレスの各ビットについて、内部アドレスAIと保持書込みアドレスASとでエクスクルーシブＮＯＲ（排他的論理和の否定）をとり、それらの論理積をとってアドレス一致信号ACPとする。フラグFLGが'0'の場合には、不一致として、アドレス一致信号AHを'0'にする。
【００１４】
ロウアドレスプリデコーダXPDは、ロウアドレスをプリデコードし、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力する。ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。カラムアドレスプリデコーダYPDは、カラムアドレスをプリデコードして、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力する。カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。
【００１５】
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込み、入力データDIを書込みデータレジスタDIR，ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作のため、入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、出力データDSを出力する。
【００１６】
以上に示した構成により、従来の非同期ＳＲＡＭと同様な制御で用いることができる。ここで、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次のライトサイクルまで保持する。次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めて書込みデータレジスタから読出す。これにより、サイクル時間を延ばすこと無く、同一メモリセルへの書込み動作から読出し動作までの期間を長くできる。書込み直後の不安定な状態のメモリセルへ読出しを行わないため、安定な動作が可能になる。言い換えれば、同一メモリセルでの高抵抗化から読出しまでの期間が、サイクル時間を律速する事が無く、サイクル時間を短縮することができる。
【００１７】
以下では、図１に示した回路ブロックの中で特徴的なものについて説明する。図３は、図１中のカラムセレクタCSELの構成例を示している。これは、メモリセルアレイから2ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線2本毎に、カラムスイッチCSL2が設けられ、カラムデコーダCDECが出力するカラム選択信号により制御され、ビット線を2本ずつ、入出力線IO0，IO1に接続する。カラム選択信号は、CO1bとC01t，C23bとC23t，…と、互いに相補な信号である。カラムスイッチCSL2は、4個のＮＭＯＳトランジスタMNP0，MNP1，MNS0，MNS1と、2個のＰＭＯＳトランジスタMPS0，MPS1からなる。ＮＭＯＳトランジスタMNP0，MNP1は、非選択のビット線を、接地電圧VSSに保持する。ＮＭＯＳトランジスタMMNS0，MNS1とＰＭＯＳトランジスタMPS0，MPS1は、2個のＣＭＯＳパスゲートを構成し、選択されたビット線を入出力線IO0，IO1に接続する。このように、ＣＭＯＳパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。
【００１８】
図４は、図１中のライトバッファブロックWBの構成例を示している。書込みパルス発生回路WPGと、2個のライトバッファWB1からなる。これも、メモリセルアレイ中の2個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファWB1を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路WPGは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線WP0とWP1にそれぞれ出力する。ライトバッファWB1は、3個のインバータと2個の2入力ＮＡＮＤゲートと、2個のＮＭＯＳトランジスタMNC1，MNC0と2個のPMOSトランジスタからなる2個のＣＭＯＳパスゲートで構成される。書込み制御信号WRITにより活性化され、書込みデータDI0，DI1に応じて、書込みパルス線WP0，WP1に入出力線IO0，IO1を接続する。ここでＣＭＯＳパスゲートを用いることにより、書込みパルス発生回路WPGによって、入出力線IO0，IO1の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。
【００１９】
図５は、図１中のフラグレジスタFRの構成例を示している。2個の2入力ＮＯＲゲートをたすきがけにしたセット・リセット型ラッチSRLと、インバータで構成される。電源投入時に、パワー・オン・リセット信号PORにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。その後、最初の書き込み動作の際に、書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。このパワー・オン・リセット信号PORは、周知のパワー・オン・リセット回路により、電源の立上りを検出して発生する。
【００２０】
不揮発性ＲＡＭでは、電源投入直後から電源遮断前に書込んでいたデータを読み出す場合があり得る。電源遮断により、図１中の書込みアドレスレジスタARが保持している保持書込みアドレスASと、書込みデータレジスタDIRが保持している保持書込みデータDRがリセットされる。そのため、リセットされた保持書込みアドレスASのアドレスに対する読出しで、保持書込みデータDRを出力データとすることを防止しなければならない。図５のようなフラグレジスタを用いることにより、電源投入後に書込み動作を行い保持書込みアドレスASと保持書込みデータDRが有効になるまで、フラグFLGが'0'となり、常にメモリセルアレイからの読出し動作を行うようにできる。
【００２１】
ラッチSRLの2個のＮＯＲゲートのトランジスタ寸法を適当に調整すれば、パワー・オン・リセット信号PORの代わりに接地電圧VSSをラッチSRLに入力しても、同様な機能を実現できる。その場合、パワー・オン・リセット信号PORの配線が容易になる。さらに、場合によっては、パワー・オン・リセット回路が不要になる。
【００２２】
図６は、フラグレジスタFRの別な構成例を示している。セット・リセット型ラッチSRL、インバータ、遅延回路DLSと2個のインバータと2入力ＮＡＮＤゲートからなるショットパルス発生回路SPG、遅延回路DLYで構成される。書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。その後、遅延回路DLYの出力であるフィードバック信号WFBにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。遅延回路DLYには、メモリセルの相変化抵抗に高抵抗化のパルスを印加した後、読出し動作を安定的に動作させることができるまでの時間に応じた遅延時間を持たせる。遅延回路DLSには、フィードバック信号WFBが、書込み制御信号WRITよりもパルス幅が短くなるような遅延時間を持たせる。これにより、書込み制御信号WRITとフィードバック信号WFBが同時に'1'となった場合に誤動作する恐れを回避できる。
【００２３】
図５に示したフラグレジスタで用いているパワー・オン・リセット信号は、電源投入時の電源電圧の立ち上げ方次第では'1'にならなかったり、逆に電源バンプで'1'になってしまったりする恐れがある。図６のフラグレジスタでは、書込み後の時間でフラグFLGをリセットするため、電源投入後に一定時間が経過すれば確実にフラグFLGが'0'となる。そのため、電源投入後に読出し動作が可能となるまでの時間が長くなるが、誤動作の恐れがなくなる。
【００２４】
以上に説明してきた非同期式相変化メモリの動作を、以下で説明する。図７は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移検知回路ATDがアドレス遷移信号ATにパルスを発生し、ワード線WL（図２中のWL0，WL1，WL2，WL3，…）が切換えられる。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、フラグFLGが'1'となる。入出力データDQへの入力Dinに応じて、選択されたビット線BL（図２中のBL0，BL1，BL2，BL3，…）を駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動するが、'1'であれば、ビット線BLを接地電圧VSSに保つ。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、書込みアドレスレジスタARと書込みデータレジスタDIRが、内部アドレスAIと入力データDIを取り込む。また、入力Dinが'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号WRITが'0'となり、ビット線BLを接地電圧VSSに戻して書込み動作が終了する。なお、ここではDinが１ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。
【００２５】
一般的な非同期ＳＲＡＭのスペックでは、ライト動作の期間が終了する際に、入力Dinがバリッドであることが確定する。図７の動作では、入力Dinが'0'であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Dinが'1'であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。
【００２６】
図８は、リード動作のタイミングの例を示している。図７に示したライト動作と同様に、外部アドレスADRの遷移に応じて、ワード線WLが切換えられる。フラグFLGが'1'の場合、アドレス遷移信号ATのパルスにより、アドレス比較器ACPが活性化され、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。アドレス一致信号AHが'0'の場合、センスアンプが入出力線IO及びカラムセレクタCSELを通じて、所望の期間、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、センスアンプブロックの出力である読出しデータDOを、出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれる。データセレクタDOSは、保持書込みデータDRを出力データDSとして出力する。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとアウトプット・エネーブル・バー信号WEbがロウレベルとなることにより、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファDOBはハイ・インピーダンス状態となる。
【００２７】
このようにアドレス一致信号AHでビット線への電圧供給を制御することで、高抵抗化直後の相変化抵抗に電圧が印加されて状態が不安定になることを防止できる。非同期ＳＲＡＭのスペックでも、アドレス遷移検知回路を用いることにより、アドレス遷移毎のアドレス比較を制御できる。
（第２の実施例）
図９は、本発明による同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、同期式相変化メモリでは、外部クロック信号に基づいて、コマンドやアドレスを取り込み動作を行う。本願における同期式相変化メモリでは、図１に示した非同期式相変化メモリの構成例と同様に、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFRを設けている。クロックバッファCKBを有し、コマンドバッファCB，コマンドデコーダCD，アドレスバッファAB，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELが設けられている。メモリセルアレイMCAは、図２に示したように構成され、図９では1個しか示していないが、複数個としても良い。
【００２８】
各回路ブロックは、以下のような役割を果たす。クロックバッファCKBは、外部クロックCLKを受けて、内部クロックCLKIを出力する。この内部クロックCLKIにより制御され、コマンドデコーダCDは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、各回路ブロックの動作を制御する制御信号CTLを発生する。アドレスバッファABは、内部クロックCLKIに応じて、外部からのアドレスADRを取り込み、内部アドレスAIを出力する。図１に示した非同期式相変化メモリの例と同様に、書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。
【００２９】
ロウアドレスプリデコーダXPDは、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力し、ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。また、カラムアドレスプリデコーダYPDは、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力し、カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。
【００３０】
入力バッファDIBは、外部との入出力データDQのデータを、内部クロックCLKIに応じたタイミングで取り込み、入力データDIを書込みデータレジスタDIR，ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作で入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、読出し動作で入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、内部クロックCLKIに応じて、出力データDSを入出力データDQへ出力する。
【００３１】
図１０は、ライト動作のタイミングの例を示している。外部クロックCLKの立上り毎に、コマンドデコーダCDが制御信号CMDを判断する。ライトコマンドWが与えられることにより、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。書込み制御信号WRITが'1'となり、フラグFLGが'1'となる。入出力データDQへの入力Dinも入力バッファDIBに取り込まれ、選択されたビット線BLを駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。入力Dinに応じた所望の時間だけビット線を駆動した後、ビット線BLを接地電圧VSSに戻し、ワード線WLも接地電圧VSSに戻して書込み動作が終了する。
【００３２】
図７に示した非同期式の動作の例と異なり、バリッドな入力Dinが、ライトコマンドWと同時に取り込まれる。そこで、入力Dinが'0'の場合に、ビット線BLをセット電圧VSETに駆動している時間を長くして、相変化抵抗を十分に低抵抗化できる。また、入力Dinが'1'の場合に、すぐにビット線BLをリセット電圧VRSTに駆動し、早く相変化抵抗の高抵抗化が完了できる。その結果、高抵抗化からそのセルの読出し動作の間隔を、さらに長くできる。
【００３３】
図１１は、リード動作のタイミングの例を示している。ここでは、レイテンシが2の場合を示している。リードコマンドRが与えられることにより、ライト動作と同様に、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。また、アドレス比較器ACPにより、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。図８に示した動作と同様に、アドレス一致信号AHが'0'の場合、センスアンプが、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、読出しデータDOを出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれ、データセレクタDOSが保持書込みデータDRを出力データDSとして出力する。外部クロックCLKの次の立上りに応じて、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。さらに次の立上りに応じて、出力バッファDOBはハイ・インピーダンス状態となる。
【００３４】
このように、外部クロックCLKに応じたタイミングで、内部回路を制御することにより、アドレス比較などのタイミング制御が容易になる。
【００３５】
また、同期式メモリとすることにより、外部クロックCLKと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明による相変化メモリは、ＳＲＡＭやＤＲＡＭについて開発されている各種の高速メモリ方式が応用できる。例えば、複数サイクルの連続した動作を一つのコマンドで制御するバースト動作も容易に実現できる。
（第３の実施例）
図１２は、本発明による非同期式相変化メモリの別な構成例の要部ブロック図である。書込みデータレジスタを第１の書込みデータレジスタDIR1と第２の書込みデータレジスタDIR2の2段、書込みアドレスレジスタを第１の書込みアドレスレジスタAR1と第２の書込みアドレスレジスタAR2の2段としたことが特長である。アドレス比較器AC2は、内部アドレスAIを、第１の保持書込みアドレスAS1及び第２の保持書込みアドレスAS2と比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO，第１の保持書込みデータDR1，第２の保持書込みデータDR2から選択して、出力データDSを出力する。内部アドレスAIと第１の保持書込みアドレスAS1が一致する場合には、第１の保持書込みデータDR1を選択する。内部アドレスAIと第１の保持書込みアドレスAS1が一致せず、内部アドレスAIと第２の保持書込みアドレスAS2が一致する場合には、第２の保持書込みデータDR1を選択する。内部アドレスAIが、第１の保持書込みアドレスAS1と第２の保持書込みアドレスAS2のいずれとも一致しなければ、読出しデータDOを選択する。なお、ライト動作が同じアドレスに連続して行われると、第１の保持書込みアドレスAS1と第２の保持書込みアドレスAS2が同じになり、内部アドレスAIと両方が一致する場合がある。その場合、後から入力されたデータである。第１の保持書込みデータDR1を選択する。
【００３６】
図１に示した構成例と同様に、フラグレジスタFR，コマンドバッファCB，制御信号発生回路CPG2，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELも設けられている。これらは、図１について説明したように動作する。ライト動作とリード動作は、図１に示した構成例と同様に、図７と図８に示したように行う。
【００３７】
この構成例では、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次の次のライトサイクルまで保持する。次の次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めてレジスタから読出す。これにより、同一メモリセルへの書込み動作から読出し動作までの期間の間に、少なくとも書込みサイクルが1回入る。そのため、図１に示した構成例よりもさらに、同一メモリセルへの書込み動作から読出し動作までの期間を長くでき、より安定な動作が可能になる。
【００３８】
ここでは、非同期式相変化メモリの構成例を示したが、図９に示したような同期式相変化メモリでも、書込みデータレジスタと書込みアドレスレジスタを2段とすることもできる。その場合にも、同一メモリセルへの書込み動作から読出し動作までの期間を、さらに長くする効果が得られる。
（第４の実施例）
図１３は、本発明による非同期式相変化メモリのさらに別な構成例の要部ブロック図である。レイトライトと呼ばれている書込み動作を行うことが特長である。図１２に示した構成例と同様に、書込みデータレジスタを第１の書込みデータレジスタDRLと第２の書込みデータレジスタDRDの2段、書込みアドレスレジスタを第１の書込みアドレスレジスタARLと第２の書込みアドレスレジスタARDの2段としている。ただし、図１２に示した構成例とは異なり、第１の書込みデータレジスタDRLと第１の書込みアドレスレジスタARLは、レイトライト動作用である。アドレスセレクタASLが設けられ、リード動作では内部アドレスAIを、ライト動作では第１の保持書込みアドレスALを、選択アドレスAOとしてロウプリデコーダRPD，カラムプリデコーダCPDへ出力する。また、第１の保持書込みデータDLが、ライトバッファブロックWBに送られる。図１２に示した実施例と同様に、アドレス比較器AC2は、内部アドレスAIを、第１の保持書込みアドレスAL及び第２の保持書込みアドレスADと比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO，第１の保持書込みデータDL，第２の保持書込みデータDDから選択して、出力データDSを出力する。また、フラグレジスタFR，コマンドバッファCB，制御信号発生回路CPGL，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELも設けられている。これらは、図１について説明したように動作する。
【００３９】
図１４は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移信号ATにパルスが発生すると共に、内部アドレスAI及び選択アドレスAOが切換り、ワード線WLが切換えられる。ここで、制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、アドレスセレクタASLが、第１の保持書込みアドレスALを選択アドレスAOとして出力し、ワード線WLが再び切換る。また、フラグFLGが'1'となる。ライトバッファブロックWBは、第１の保持書込みデータDLに応じて、選択されたビット線BLを駆動する。ここで、保持書込みデータDLが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、所望の時間だけビット線BLをリセット電圧VRSTに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、第１の書込みアドレスレジスタARLと第１の書込みデータレジスタDRLが、内部アドレスAIと入力データDIを取り込み、第２の書込みアドレスレジスタARDと第２の書込みデータレジスタDRDが、第１の保持書込みアドレスALと第１の保持書込みデータDLを取り込む。ビット線BLを接地電圧VSSに戻して書込み動作が終了する。
【００４０】
入力Dinがバリッドであることがライト動作の期間が終了する際に確定する場合にも、このようなレイトライト動作を行うことにより、確定済みのデータを書込むことができる。そのため、メモリセルへの書込み時間を長くして、低抵抗化の期間を長くできる。また、相変化抵抗の高抵抗化を早く完了でき、高抵抗化からそのセルの読出し動作の間隔を長くできる。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。
【００４１】
リード動作は、図１に示した構成例と同様に、図８に示したようなタイミングで行う。レイトライト動作を導入しても、リード動作に対する速度ペナルティは小さい。
【００４２】
このようなレイトライト動作を行う構成では、レジスタの情報は電源遮断により失われるので、そのままでは、電源遮断前のライトサイクルの書込みデータが記憶されない。そこで、スペックとして、電源遮断前にダミーのライトサイクルを投入するように定めることが望ましい。
【００４３】
高抵抗化から読出しまでの時間が短くて良い場合には、メモリセルへの書込み後のデータ保持を行わず、レイトライト動作を行うだけとしても良い。その場合には、第２の書込みデータレジスタDRDと第２の書込みアドレスレジスタARDを削除する。また、アドレス比較器AC2を、内部アドレスAIを、第１の保持書込みアドレスALと比較するようにし、出力データセレクタDS3を、読出しデータDOと第１の保持書込みデータDLから選択して、出力データDSを出力するように変更する。そのような構成にすると、図１３に示した構成に比べ、制御が簡単になる上、レジスタなどで消費する電流を低減して、低電力化できる。
（第５の実施例）
本発明による相変化メモリの応用例を、以下に示す。図１５は、フラッシュメモリカードの構成例を示している。フラッシュメモリカードFMCは、複数の大容量フラッシュメモリLMFと、メモリコントローラMCTと、相変化メモリPMCを含んでいる。メモリコントローラMCTが、相変化メモリPMCをバッファとして用いて、外部との信号の授受を行い、大容量フラッシュメモリLMFを制御する。
【００４４】
相変化メモリのような高速不揮発性メモリをバッファとして用いることにより、大容量フラッシュメモリへのライトが終了する前に、電源を遮断してもデータが保持できる。その結果、ライトの際にデータ転送直後に、フラッシュメモリカードFMCを機器から取り出すことが可能となり、使い勝手が向上する。
【００４５】
本発明による相変化メモリは、この他にも種々の応用が考えられる。例えば、携帯電話に用いられているＮＯＲ型フラッシュメモリと低電力ＳＲＡＭを1チップで置き換えることが可能になる。その場合、コストが低減できる上に、実装上の体積も小さくできる。
（第６の実施例）
本発明による相変化メモリは、混載メモリとしても応用できる。図１６は、システムＬＳＩの構成例を示している。システムＬＳＩチップSOCには、プロセッサモジュールCPU，キャッシュメモリモジュールCM，周辺モジュールPRC，電源制御モジュールPMUが含まれている。
【００４６】
相変化メモリは、図２に示したように、1個の相変化抵抗と1個のトランジスタでメモリセルが構成できるため、セル面積を小さくでき、大容量のオンチップメモリが実現できる。また、不揮発性であるため、待機時にデータを保持したまま、電源制御モジュールPMUにより電源を遮断できる。その際、外部のメモリへデータを退避させる必要が無いため、データ転送に伴う電力オーバーヘッドが無く、短時間でも電源を遮断するような細かな電源制御が可能である。このような低電力システムＬＳＩは、携帯電話などのモバイル機器に適している。
【００４７】
本願発明のうち、代表的な効果は、相変化抵抗に電流を流すことによりメモリセルにデータを書込む相変化メモリにおいて、サイクル時間を延ばすこと無く、相変化抵抗を低抵抗化するメモリセルへの書込み時間と、相変化抵抗を高抵抗化する書込み動作から該メモリセルへの読出し動作までの期間を長くできる。その結果、安定な書込み動作が可能になる。言い換えれば、安定な書込み動作を実現するためのサイクル時間を短縮することができる。したがって、高速な不揮発性メモリを有する半導体装置が実現できる。
【００４８】
【発明の効果】
高速動作が可能である半導体装置を実現することができる。
【図面の簡単な説明】
【図１】非同期式相変化メモリの構成例を示すブロック図。
【図２】メモリアレイの構成例を示す図。
【図３】カラムセレクタの構成例を示す回路図。
【図４】書込み回路の構成例を示す図。
【図５】フラグ制御回路の構成例を示す回路図。
【図６】フラグ制御回路の別な構成例を示す回路図。
【図７】非同期式相変化メモリの書込み動作の例を示す図。
【図８】非同期式相変化メモリの読出し動作の例を示す図。
【図９】同期式相変化メモリの構成例を示すブロック図。
【図１０】同期式相変化メモリの書込み動作の例を示す図。
【図１１】同期式相変化メモリの読出し動作の例を示す図。
【図１２】レジスタを２段設けた構成例を示すブロック図。
【図１３】レイトライト動作を行う構成例を示すブロック図。
【図１４】レイトライトの書込み動作の例を示す図。
【図１５】相変化メモリを用いたシステムＬＳＩのブロック図。
【図１６】相変化メモリを用いたメモリカードのブロック図。
【符号の説明】
AB…アドレスバッファ、AC2，ACP…アドレス比較器、ADD…外部からのアドレス信号、AH，AH2…アドレス一致信号、AI…内部アドレス、AO…選択アドレス、AR，AR1，AR2，ARL，ARD…書込みアドレスレジスタ、AS，AS1，AS2，AL，AD…保持書込みアドレス、ASL…アドレスセレクタ、AT…アドレス遷移信号、ATD…アドレス遷移検知回路、BL, BL0〜BL3…ビット線、CB…コマンドバッファ、CD…コマンドデコーダ、CDEC…カラムデコーダ、CLK…外部クロック、CKB…クロックバッファ、CLKI…内部クロック、CM…キャッシュメモリモジュール、CMD…外部からの制御信号、CPA…カラムプリデコードアドレス、CPG，CPG2，CPGL…制御信号発生回路、CPD…カラムプリデコーダ、CPU…プロセッサモジュール、CSEL…カラムセレクタ、CSL2…カラムスイッチ、CTL…制御信号、DI…入力データ、DIB…入力バッファ、DIR，DIR1，DIR2，DRL，DRD…書込みデータレジスタ、DLS，DLY…遅延回路、DO…読出しデータ、DOB…出力バッファ、DOD…データ制御回路、DOS，DS3…出力データセレクタ、DQ…外部との入出力データ、DR，DR1，DR2，DL，DD…保持書込みデータ、DS…出力データ、FLG…フラグ、FMC…フラッシュメモリカード、FR…フラグレジスタ、IO，IO0，IO1…入出力線、LMF…大容量フラッシュメモリ、MC…メモリセル、MCA…メモリセルアレイ、MCT…メモリコントローラ、PCM…相変化メモリモジュール、PCR…相変化抵抗、PMC…相変化メモリ、PMU…電源制御モジュール、PRC…周辺モジュール、RDEC…ロウデコーダ、RPA…ロウプリデコードアドレス、RPD…ロウプリデコーダ、SL01，SL23…ソース線、SA…センスアンプブロック、SOC…システムＬＳＩチップ、SPG…ショットパルス発生回路、SRL…セット・リセット型ラッチ、VSS…接地電圧、WB…ライトバッファブロック、WB1…ライトバッファ、WD…ワードドライバ、WL, WL0〜WL3…ワード線、WPG…書込みパルス発生回路、WRIT…書込み制御信号。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、相変化抵抗を利用して情報を記憶するメモリセルを用いた高速な不揮発性メモリを含む半導体装置に関する。
【０００２】
【従来の技術】
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められており、非特許文献１で述べられている。相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報を記憶する。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。セット動作とも呼ばれる低抵抗化は、比較的低温に十分な期間保つことにより、また、リセット動作と呼ばれる高抵抗化は、相変化抵抗を比較的高温とすることにより、行われる。また、相変化材料を読出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う。
【０００３】
非特許文献２には、相変化抵抗の特性について述べられている。さらに、非特許文献３には、相変化抵抗とＮＭＯＳトランジスタにより構成されたメモリセルについて述べられている。
【０００４】
これらの文献で、高速なＲＯＭ（Read-Only Memory）に留まらず、不揮発性のＲＡＭ（Random Access Memory）の可能性も述べられており、ＲＯＭとＲＡＭの機能を併せ持つ統合型メモリの実現も言及されている。同様な高速不揮発性メモリとして、ＦｅＲＡＭ（Ferroelectric RAM）とＭＲＡＭ（Magnetic RAM）も開発されている。ＦｅＲＡＭは、強誘電体キャパシタの面積を小さくすることが難しく、セル面積を小さくすることが困難である。また、ＭＲＡＭは、磁気抵抗の変化率が小さいため、読み出し信号量が小さく高速読み出し動作が困難である。一方、相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、ＭＲＡＭの磁気抵抗に比べて、大きく変化するため、高速な読み出し動作が実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。
【非特許文献１】
アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第202頁から第203頁（2002年）（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.）
【非特許文献２】
アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト、第923頁から第926頁（2002年）（2002 IEEE International Electron Devices Meeting, Technical Digest, pp. 923-926.）
【非特許文献３】
ノンボラタイル・セミコンダクタ・メモリ・ワークショップ、ダイジェスト・オブ・テクニカル・ペーパーズ、第91頁から第92頁（2003年）（2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp. 91-92.）
【０００５】
【発明が解決しようとする課題】
相変化メモリをＲＡＭとして用いるためには、書き込み時間が問題となる。低抵抗化では、十分な時間、例えば20ns程度は、相変化抵抗に電流を流し続けなければならない。また、高抵抗化後には、そのメモリセルへの読出し動作を行う前に、相変化抵抗の状態が安定するよう、十分な時間、例えば20ns程度、間隔をあけなければならない。
【０００６】
相変化メモリを不揮発性ＲＡＭとして導入する際、システムの変更が小さくすむよう、低電力ＲＡＭのスペックに整合させることが望ましい。現在、低電力ＲＡＭとしては低電力ＳＲＡＭ（Static RAM）が広く用いられている。その一般的なスペックに対し、ＳＲＡＭのメモリアレイを相変化メモリのメモリアレイで置き換えただけでは、上記のような相変化メモリの動作上の課題を満足できない。即ち、低抵抗化を行う書込み動作直後に同じメモリセルへアクセスを行うには書込みに十分な時間が必要なため、また、高抵抗化を行う書込み動作直後に同じメモリセルから読み出しを行う場合は、相変化抵抗の状態を安定させる十分な時間が必要なため、低電力ＳＲＡＭと同程度の高速アクセスを実現することが困難となる。
【０００７】
そこで、本願発明の目的は、短い動作サイクル時間で、相変化メモリの安定動作を可能とし、高集積な高速不揮発性メモリを実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の代表的な手段は、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、ライトバッファへ書込みデータを供給する入力バッファと、入力バッファに接続され、書込みデータを保持する書込みデータレジスタとを具備することである。
【０００９】
更に望ましくは、外部から入力されるアドレスを保持するアドレスレジスタと、前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを更に具備し、比較器において、アドレスレジスタに保持されたアドレスと入力されたアドレスとが一致した場合、書込みデータレジスタに保持された前記書込みデータを出力することである。
【００１０】
更に望ましくは、比較器は、不揮発性メモリセルへ書込みを行った後の読出しアクセスにおいて、比較を行うことである。
【００１１】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。
（第１の実施例）
図１は、本発明による非同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。ここで、本発明における非同期式相変化メモリでは、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFRを設けていることが特長である。コマンドバッファCB，制御信号発生回路CPG，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELが設けられている。ここでは、メモリセルアレイMCAを1個しか示していないが、メモリセル容量に応じて、メモリセルアレイMCAを複数個としても良い。この図では簡単のため、欠陥救済回路などは省略している。
【００１２】
図２は、メモリセルアレイMCAの構成例を示している。メモリセルMCが、ワードドライバWDに接続されたワード線WL0，WL1，WL2，WL3，…と、カラムセレクタCSELに接続されたビット線BL0，BL1，BL2，BL3，…の交点に設けられる。また、ソース線SL01，SL23，…が設けられ、接地電圧VSSに接続される。各メモリセルMCは、相変化抵抗PCRとメモリセルトランジスタMTにより構成される。相変化抵抗PCRの一端はビット線に接続され、他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。相変化抵抗は、例えば、ゲルマニウム，アンチモン，テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べ、オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。
【００１３】
各回路ブロックは、以下のような役割を果たす。制御信号発生回路CPGは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFR, 入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBなどを制御する制御信号CTLを発生する。アドレスバッファABは、外部からのアドレスADRを取り込み、内部アドレスAIを、書込みアドレスレジスタAR，アドレス比較器ACP，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPDへ送る。アドレス遷移検知回路ATDは、内部アドレスAIの遷移を検知し、アドレス遷移信号ATを制御信号発生回路CPGへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ATとする。書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。具体的には、アドレスの各ビットについて、内部アドレスAIと保持書込みアドレスASとでエクスクルーシブＮＯＲ（排他的論理和の否定）をとり、それらの論理積をとってアドレス一致信号ACPとする。フラグFLGが'0'の場合には、不一致として、アドレス一致信号AHを'0'にする。
【００１４】
ロウアドレスプリデコーダXPDは、ロウアドレスをプリデコードし、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力する。ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。カラムアドレスプリデコーダYPDは、カラムアドレスをプリデコードして、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力する。カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。
【００１５】
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込み、入力データDIを書込みデータレジスタDIR，ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作のため、入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、出力データDSを出力する。
【００１６】
以上に示した構成により、従来の非同期ＳＲＡＭと同様な制御で用いることができる。ここで、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次のライトサイクルまで保持する。次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めて書込みデータレジスタから読出す。これにより、サイクル時間を延ばすこと無く、同一メモリセルへの書込み動作から読出し動作までの期間を長くできる。書込み直後の不安定な状態のメモリセルへ読出しを行わないため、安定な動作が可能になる。言い換えれば、同一メモリセルでの高抵抗化から読出しまでの期間が、サイクル時間を律速する事が無く、サイクル時間を短縮することができる。
【００１７】
以下では、図１に示した回路ブロックの中で特徴的なものについて説明する。図３は、図１中のカラムセレクタCSELの構成例を示している。これは、メモリセルアレイから2ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線2本毎に、カラムスイッチCSL2が設けられ、カラムデコーダCDECが出力するカラム選択信号により制御され、ビット線を2本ずつ、入出力線IO0，IO1に接続する。カラム選択信号は、CO1bとC01t，C23bとC23t，…と、互いに相補な信号である。カラムスイッチCSL2は、4個のＮＭＯＳトランジスタMNP0，MNP1，MNS0，MNS1と、2個のＰＭＯＳトランジスタMPS0，MPS1からなる。ＮＭＯＳトランジスタMNP0，MNP1は、非選択のビット線を、接地電圧VSSに保持する。ＮＭＯＳトランジスタMMNS0，MNS1とＰＭＯＳトランジスタMPS0，MPS1は、2個のＣＭＯＳパスゲートを構成し、選択されたビット線を入出力線IO0，IO1に接続する。このように、ＣＭＯＳパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。
【００１８】
図４は、図１中のライトバッファブロックWBの構成例を示している。書込みパルス発生回路WPGと、2個のライトバッファWB1からなる。これも、メモリセルアレイ中の2個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファWB1を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路WPGは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線WP0とWP1にそれぞれ出力する。ライトバッファWB1は、3個のインバータと2個の2入力ＮＡＮＤゲートと、2個のＮＭＯＳトランジスタMNC1，MNC0と2個のPMOSトランジスタからなる2個のＣＭＯＳパスゲートで構成される。書込み制御信号WRITにより活性化され、書込みデータDI0，DI1に応じて、書込みパルス線WP0，WP1に入出力線IO0，IO1を接続する。ここでＣＭＯＳパスゲートを用いることにより、書込みパルス発生回路WPGによって、入出力線IO0，IO1の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。
【００１９】
図５は、図１中のフラグレジスタFRの構成例を示している。2個の2入力ＮＯＲゲートをたすきがけにしたセット・リセット型ラッチSRLと、インバータで構成される。電源投入時に、パワー・オン・リセット信号PORにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。その後、最初の書き込み動作の際に、書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。このパワー・オン・リセット信号PORは、周知のパワー・オン・リセット回路により、電源の立上りを検出して発生する。
【００２０】
不揮発性ＲＡＭでは、電源投入直後から電源遮断前に書込んでいたデータを読み出す場合があり得る。電源遮断により、図１中の書込みアドレスレジスタARが保持している保持書込みアドレスASと、書込みデータレジスタDIRが保持している保持書込みデータDRがリセットされる。そのため、リセットされた保持書込みアドレスASのアドレスに対する読出しで、保持書込みデータDRを出力データとすることを防止しなければならない。図５のようなフラグレジスタを用いることにより、電源投入後に書込み動作を行い保持書込みアドレスASと保持書込みデータDRが有効になるまで、フラグFLGが'0'となり、常にメモリセルアレイからの読出し動作を行うようにできる。
【００２１】
ラッチSRLの2個のＮＯＲゲートのトランジスタ寸法を適当に調整すれば、パワー・オン・リセット信号PORの代わりに接地電圧VSSをラッチSRLに入力しても、同様な機能を実現できる。その場合、パワー・オン・リセット信号PORの配線が容易になる。さらに、場合によっては、パワー・オン・リセット回路が不要になる。
【００２２】
図６は、フラグレジスタFRの別な構成例を示している。セット・リセット型ラッチSRL、インバータ、遅延回路DLSと2個のインバータと2入力ＮＡＮＤゲートからなるショットパルス発生回路SPG、遅延回路DLYで構成される。書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。その後、遅延回路DLYの出力であるフィードバック信号WFBにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。遅延回路DLYには、メモリセルの相変化抵抗に高抵抗化のパルスを印加した後、読出し動作を安定的に動作させることができるまでの時間に応じた遅延時間を持たせる。遅延回路DLSには、フィードバック信号WFBが、書込み制御信号WRITよりもパルス幅が短くなるような遅延時間を持たせる。これにより、書込み制御信号WRITとフィードバック信号WFBが同時に'1'となった場合に誤動作する恐れを回避できる。
【００２３】
図５に示したフラグレジスタで用いているパワー・オン・リセット信号は、電源投入時の電源電圧の立ち上げ方次第では'1'にならなかったり、逆に電源バンプで'1'になってしまったりする恐れがある。図６のフラグレジスタでは、書込み後の時間でフラグFLGをリセットするため、電源投入後に一定時間が経過すれば確実にフラグFLGが'0'となる。そのため、電源投入後に読出し動作が可能となるまでの時間が長くなるが、誤動作の恐れがなくなる。
【００２４】
以上に説明してきた非同期式相変化メモリの動作を、以下で説明する。図７は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移検知回路ATDがアドレス遷移信号ATにパルスを発生し、ワード線WL（図２中のWL0，WL1，WL2，WL3，…）が切換えられる。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、フラグFLGが'1'となる。入出力データDQへの入力Dinに応じて、選択されたビット線BL（図２中のBL0，BL1，BL2，BL3，…）を駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動するが、'1'であれば、ビット線BLを接地電圧VSSに保つ。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、書込みアドレスレジスタARと書込みデータレジスタDIRが、内部アドレスAIと入力データDIを取り込む。また、入力Dinが'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号WRITが'0'となり、ビット線BLを接地電圧VSSに戻して書込み動作が終了する。なお、ここではDinが１ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。
【００２５】
一般的な非同期ＳＲＡＭのスペックでは、ライト動作の期間が終了する際に、入力Dinがバリッドであることが確定する。図７の動作では、入力Dinが'0'であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Dinが'1'であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。
【００２６】
図８は、リード動作のタイミングの例を示している。図７に示したライト動作と同様に、外部アドレスADRの遷移に応じて、ワード線WLが切換えられる。フラグFLGが'1'の場合、アドレス遷移信号ATのパルスにより、アドレス比較器ACPが活性化され、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。アドレス一致信号AHが'0'の場合、センスアンプが入出力線IO及びカラムセレクタCSELを通じて、所望の期間、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、センスアンプブロックの出力である読出しデータDOを、出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれる。データセレクタDOSは、保持書込みデータDRを出力データDSとして出力する。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとアウトプット・エネーブル・バー信号WEbがロウレベルとなることにより、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファDOBはハイ・インピーダンス状態となる。
【００２７】
このようにアドレス一致信号AHでビット線への電圧供給を制御することで、高抵抗化直後の相変化抵抗に電圧が印加されて状態が不安定になることを防止できる。非同期ＳＲＡＭのスペックでも、アドレス遷移検知回路を用いることにより、アドレス遷移毎のアドレス比較を制御できる。
（第２の実施例）
図９は、本発明による同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、同期式相変化メモリでは、外部クロック信号に基づいて、コマンドやアドレスを取り込み動作を行う。本願における同期式相変化メモリでは、図１に示した非同期式相変化メモリの構成例と同様に、書込みデータレジスタDIR，出力データセレクタDOS，書込みアドレスレジスタAR，アドレス比較器ACP，フラグレジスタFRを設けている。クロックバッファCKBを有し、コマンドバッファCB，コマンドデコーダCD，アドレスバッファAB，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELが設けられている。メモリセルアレイMCAは、図２に示したように構成され、図９では1個しか示していないが、複数個としても良い。
【００２８】
各回路ブロックは、以下のような役割を果たす。クロックバッファCKBは、外部クロックCLKを受けて、内部クロックCLKIを出力する。この内部クロックCLKIにより制御され、コマンドデコーダCDは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、各回路ブロックの動作を制御する制御信号CTLを発生する。アドレスバッファABは、内部クロックCLKIに応じて、外部からのアドレスADRを取り込み、内部アドレスAIを出力する。図１に示した非同期式相変化メモリの例と同様に、書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。
【００２９】
ロウアドレスプリデコーダXPDは、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力し、ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。また、カラムアドレスプリデコーダYPDは、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力し、カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。
【００３０】
入力バッファDIBは、外部との入出力データDQのデータを、内部クロックCLKIに応じたタイミングで取り込み、入力データDIを書込みデータレジスタDIR，ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作で入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、読出し動作で入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、内部クロックCLKIに応じて、出力データDSを入出力データDQへ出力する。
【００３１】
図１０は、ライト動作のタイミングの例を示している。外部クロックCLKの立上り毎に、コマンドデコーダCDが制御信号CMDを判断する。ライトコマンドWが与えられることにより、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。書込み制御信号WRITが'1'となり、フラグFLGが'1'となる。入出力データDQへの入力Dinも入力バッファDIBに取り込まれ、選択されたビット線BLを駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。入力Dinに応じた所望の時間だけビット線を駆動した後、ビット線BLを接地電圧VSSに戻し、ワード線WLも接地電圧VSSに戻して書込み動作が終了する。
【００３２】
図７に示した非同期式の動作の例と異なり、バリッドな入力Dinが、ライトコマンドWと同時に取り込まれる。そこで、入力Dinが'0'の場合に、ビット線BLをセット電圧VSETに駆動している時間を長くして、相変化抵抗を十分に低抵抗化できる。また、入力Dinが'1'の場合に、すぐにビット線BLをリセット電圧VRSTに駆動し、早く相変化抵抗の高抵抗化が完了できる。その結果、高抵抗化からそのセルの読出し動作の間隔を、さらに長くできる。
【００３３】
図１１は、リード動作のタイミングの例を示している。ここでは、レイテンシが2の場合を示している。リードコマンドRが与えられることにより、ライト動作と同様に、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。また、アドレス比較器ACPにより、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。図８に示した動作と同様に、アドレス一致信号AHが'0'の場合、センスアンプが、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、読出しデータDOを出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれ、データセレクタDOSが保持書込みデータDRを出力データDSとして出力する。外部クロックCLKの次の立上りに応じて、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。さらに次の立上りに応じて、出力バッファDOBはハイ・インピーダンス状態となる。
【００３４】
このように、外部クロックCLKに応じたタイミングで、内部回路を制御することにより、アドレス比較などのタイミング制御が容易になる。
【００３５】
また、同期式メモリとすることにより、外部クロックCLKと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明による相変化メモリは、ＳＲＡＭやＤＲＡＭについて開発されている各種の高速メモリ方式が応用できる。例えば、複数サイクルの連続した動作を一つのコマンドで制御するバースト動作も容易に実現できる。
（第３の実施例）
図１２は、本発明による非同期式相変化メモリの別な構成例の要部ブロック図である。書込みデータレジスタを第１の書込みデータレジスタDIR1と第２の書込みデータレジスタDIR2の2段、書込みアドレスレジスタを第１の書込みアドレスレジスタAR1と第２の書込みアドレスレジスタAR2の2段としたことが特長である。アドレス比較器AC2は、内部アドレスAIを、第１の保持書込みアドレスAS1及び第２の保持書込みアドレスAS2と比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO，第１の保持書込みデータDR1，第２の保持書込みデータDR2から選択して、出力データDSを出力する。内部アドレスAIと第１の保持書込みアドレスAS1が一致する場合には、第１の保持書込みデータDR1を選択する。内部アドレスAIと第１の保持書込みアドレスAS1が一致せず、内部アドレスAIと第２の保持書込みアドレスAS2が一致する場合には、第２の保持書込みデータDR1を選択する。内部アドレスAIが、第１の保持書込みアドレスAS1と第２の保持書込みアドレスAS2のいずれとも一致しなければ、読出しデータDOを選択する。なお、ライト動作が同じアドレスに連続して行われると、第１の保持書込みアドレスAS1と第２の保持書込みアドレスAS2が同じになり、内部アドレスAIと両方が一致する場合がある。その場合、後から入力されたデータである。第１の保持書込みデータDR1を選択する。
【００３６】
図１に示した構成例と同様に、フラグレジスタFR，コマンドバッファCB，制御信号発生回路CPG2，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELも設けられている。これらは、図１について説明したように動作する。ライト動作とリード動作は、図１に示した構成例と同様に、図７と図８に示したように行う。
【００３７】
この構成例では、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次の次のライトサイクルまで保持する。次の次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めてレジスタから読出す。これにより、同一メモリセルへの書込み動作から読出し動作までの期間の間に、少なくとも書込みサイクルが1回入る。そのため、図１に示した構成例よりもさらに、同一メモリセルへの書込み動作から読出し動作までの期間を長くでき、より安定な動作が可能になる。
【００３８】
ここでは、非同期式相変化メモリの構成例を示したが、図９に示したような同期式相変化メモリでも、書込みデータレジスタと書込みアドレスレジスタを2段とすることもできる。その場合にも、同一メモリセルへの書込み動作から読出し動作までの期間を、さらに長くする効果が得られる。
（第４の実施例）
図１３は、本発明による非同期式相変化メモリのさらに別な構成例の要部ブロック図である。レイトライトと呼ばれている書込み動作を行うことが特長である。図１２に示した構成例と同様に、書込みデータレジスタを第１の書込みデータレジスタDRLと第２の書込みデータレジスタDRDの2段、書込みアドレスレジスタを第１の書込みアドレスレジスタARLと第２の書込みアドレスレジスタARDの2段としている。ただし、図１２に示した構成例とは異なり、第１の書込みデータレジスタDRLと第１の書込みアドレスレジスタARLは、レイトライト動作用である。アドレスセレクタASLが設けられ、リード動作では内部アドレスAIを、ライト動作では第１の保持書込みアドレスALを、選択アドレスAOとしてロウプリデコーダRPD，カラムプリデコーダCPDへ出力する。また、第１の保持書込みデータDLが、ライトバッファブロックWBに送られる。図１２に示した実施例と同様に、アドレス比較器AC2は、内部アドレスAIを、第１の保持書込みアドレスAL及び第２の保持書込みアドレスADと比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO，第１の保持書込みデータDL，第２の保持書込みデータDDから選択して、出力データDSを出力する。また、フラグレジスタFR，コマンドバッファCB，制御信号発生回路CPGL，アドレスバッファAB，アドレス遷移検知回路ATD，ロウプリデコーダRPD，カラムプリデコーダCPD，入力バッファDIB，出力バッファDOB，センスアンプブロックSA，ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC，ワードドライバWD，カラムデコーダCDEC，カラムセレクタCSELも設けられている。これらは、図１について説明したように動作する。
【００３９】
図１４は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移信号ATにパルスが発生すると共に、内部アドレスAI及び選択アドレスAOが切換り、ワード線WLが切換えられる。ここで、制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、アドレスセレクタASLが、第１の保持書込みアドレスALを選択アドレスAOとして出力し、ワード線WLが再び切換る。また、フラグFLGが'1'となる。ライトバッファブロックWBは、第１の保持書込みデータDLに応じて、選択されたビット線BLを駆動する。ここで、保持書込みデータDLが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、所望の時間だけビット線BLをリセット電圧VRSTに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、第１の書込みアドレスレジスタARLと第１の書込みデータレジスタDRLが、内部アドレスAIと入力データDIを取り込み、第２の書込みアドレスレジスタARDと第２の書込みデータレジスタDRDが、第１の保持書込みアドレスALと第１の保持書込みデータDLを取り込む。ビット線BLを接地電圧VSSに戻して書込み動作が終了する。
【００４０】
入力Dinがバリッドであることがライト動作の期間が終了する際に確定する場合にも、このようなレイトライト動作を行うことにより、確定済みのデータを書込むことができる。そのため、メモリセルへの書込み時間を長くして、低抵抗化の期間を長くできる。また、相変化抵抗の高抵抗化を早く完了でき、高抵抗化からそのセルの読出し動作の間隔を長くできる。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。
【００４１】
リード動作は、図１に示した構成例と同様に、図８に示したようなタイミングで行う。レイトライト動作を導入しても、リード動作に対する速度ペナルティは小さい。
【００４２】
このようなレイトライト動作を行う構成では、レジスタの情報は電源遮断により失われるので、そのままでは、電源遮断前のライトサイクルの書込みデータが記憶されない。そこで、スペックとして、電源遮断前にダミーのライトサイクルを投入するように定めることが望ましい。
【００４３】
高抵抗化から読出しまでの時間が短くて良い場合には、メモリセルへの書込み後のデータ保持を行わず、レイトライト動作を行うだけとしても良い。その場合には、第２の書込みデータレジスタDRDと第２の書込みアドレスレジスタARDを削除する。また、アドレス比較器AC2を、内部アドレスAIを、第１の保持書込みアドレスALと比較するようにし、出力データセレクタDS3を、読出しデータDOと第１の保持書込みデータDLから選択して、出力データDSを出力するように変更する。そのような構成にすると、図１３に示した構成に比べ、制御が簡単になる上、レジスタなどで消費する電流を低減して、低電力化できる。
（第５の実施例）
本発明による相変化メモリの応用例を、以下に示す。図１５は、フラッシュメモリカードの構成例を示している。フラッシュメモリカードFMCは、複数の大容量フラッシュメモリLMFと、メモリコントローラMCTと、相変化メモリPMCを含んでいる。メモリコントローラMCTが、相変化メモリPMCをバッファとして用いて、外部との信号の授受を行い、大容量フラッシュメモリLMFを制御する。
【００４４】
相変化メモリのような高速不揮発性メモリをバッファとして用いることにより、大容量フラッシュメモリへのライトが終了する前に、電源を遮断してもデータが保持できる。その結果、ライトの際にデータ転送直後に、フラッシュメモリカードFMCを機器から取り出すことが可能となり、使い勝手が向上する。
【００４５】
本発明による相変化メモリは、この他にも種々の応用が考えられる。例えば、携帯電話に用いられているＮＯＲ型フラッシュメモリと低電力ＳＲＡＭを1チップで置き換えることが可能になる。その場合、コストが低減できる上に、実装上の体積も小さくできる。
（第６の実施例）
本発明による相変化メモリは、混載メモリとしても応用できる。図１６は、システムＬＳＩの構成例を示している。システムＬＳＩチップSOCには、プロセッサモジュールCPU，キャッシュメモリモジュールCM，周辺モジュールPRC，電源制御モジュールPMUが含まれている。
【００４６】
相変化メモリは、図２に示したように、1個の相変化抵抗と1個のトランジスタでメモリセルが構成できるため、セル面積を小さくでき、大容量のオンチップメモリが実現できる。また、不揮発性であるため、待機時にデータを保持したまま、電源制御モジュールPMUにより電源を遮断できる。その際、外部のメモリへデータを退避させる必要が無いため、データ転送に伴う電力オーバーヘッドが無く、短時間でも電源を遮断するような細かな電源制御が可能である。このような低電力システムＬＳＩは、携帯電話などのモバイル機器に適している。
【００４７】
本願発明のうち、代表的な効果は、相変化抵抗に電流を流すことによりメモリセルにデータを書込む相変化メモリにおいて、サイクル時間を延ばすこと無く、相変化抵抗を低抵抗化するメモリセルへの書込み時間と、相変化抵抗を高抵抗化する書込み動作から該メモリセルへの読出し動作までの期間を長くできる。その結果、安定な書込み動作が可能になる。言い換えれば、安定な書込み動作を実現するためのサイクル時間を短縮することができる。したがって、高速な不揮発性メモリを有する半導体装置が実現できる。
【００４８】
【発明の効果】
高速動作が可能である半導体装置を実現することができる。
【図面の簡単な説明】
【図１】非同期式相変化メモリの構成例を示すブロック図。
【図２】メモリアレイの構成例を示す図。
【図３】カラムセレクタの構成例を示す回路図。
【図４】書込み回路の構成例を示す図。
【図５】フラグ制御回路の構成例を示す回路図。
【図６】フラグ制御回路の別な構成例を示す回路図。
【図７】非同期式相変化メモリの書込み動作の例を示す図。
【図８】非同期式相変化メモリの読出し動作の例を示す図。
【図９】同期式相変化メモリの構成例を示すブロック図。
【図１０】同期式相変化メモリの書込み動作の例を示す図。
【図１１】同期式相変化メモリの読出し動作の例を示す図。
【図１２】レジスタを２段設けた構成例を示すブロック図。
【図１３】レイトライト動作を行う構成例を示すブロック図。
【図１４】レイトライトの書込み動作の例を示す図。
【図１５】相変化メモリを用いたシステムＬＳＩのブロック図。
【図１６】相変化メモリを用いたメモリカードのブロック図。
【符号の説明】
AB…アドレスバッファ、AC2，ACP…アドレス比較器、ADD…外部からのアドレス信号、AH，AH2…アドレス一致信号、AI…内部アドレス、AO…選択アドレス、AR，AR1，AR2，ARL，ARD…書込みアドレスレジスタ、AS，AS1，AS2，AL，AD…保持書込みアドレス、ASL…アドレスセレクタ、AT…アドレス遷移信号、ATD…アドレス遷移検知回路、BL, BL0〜BL3…ビット線、CB…コマンドバッファ、CD…コマンドデコーダ、CDEC…カラムデコーダ、CLK…外部クロック、CKB…クロックバッファ、CLKI…内部クロック、CM…キャッシュメモリモジュール、CMD…外部からの制御信号、CPA…カラムプリデコードアドレス、CPG，CPG2，CPGL…制御信号発生回路、CPD…カラムプリデコーダ、CPU…プロセッサモジュール、CSEL…カラムセレクタ、CSL2…カラムスイッチ、CTL…制御信号、DI…入力データ、DIB…入力バッファ、DIR，DIR1，DIR2，DRL，DRD…書込みデータレジスタ、DLS，DLY…遅延回路、DO…読出しデータ、DOB…出力バッファ、DOD…データ制御回路、DOS，DS3…出力データセレクタ、DQ…外部との入出力データ、DR，DR1，DR2，DL，DD…保持書込みデータ、DS…出力データ、FLG…フラグ、FMC…フラッシュメモリカード、FR…フラグレジスタ、IO，IO0，IO1…入出力線、LMF…大容量フラッシュメモリ、MC…メモリセル、MCA…メモリセルアレイ、MCT…メモリコントローラ、PCM…相変化メモリモジュール、PCR…相変化抵抗、PMC…相変化メモリ、PMU…電源制御モジュール、PRC…周辺モジュール、RDEC…ロウデコーダ、RPA…ロウプリデコードアドレス、RPD…ロウプリデコーダ、SL01，SL23…ソース線、SA…センスアンプブロック、SOC…システムＬＳＩチップ、SPG…ショットパルス発生回路、SRL…セット・リセット型ラッチ、VSS…接地電圧、WB…ライトバッファブロック、WB1…ライトバッファ、WD…ワードドライバ、WL, WL0〜WL3…ワード線、WPG…書込みパルス発生回路、WRIT…書込み制御信号。
Claims (8)
- 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、夫々が相変化抵抗を有する複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイに書込まれる書込みデータに対応した書込み信号を供給するライトバッファと、
前記ライトバッファへ前記書込みデータを供給する入力バッファと、
前記入力バッファに接続され、前記書込みデータを保持する書込みデータレジスタと、
外部から入力されるアドレスを保持するアドレスレジスタと、
前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを具備し、
第１ライトサイクルにおいて、第１書込みデータを前記入力バッファへ入力し、前記第１書込みデータを前記書込みデータレジスタに保持すると共に前記ライトバッファへ供給し、前記第１書込みデータに対応した前記書込み信号を前記不揮発性メモリアレイへ供給して前記不揮発性メモリアレイに前記第１書込みデータを書込む書込み動作を行い、
前記第１ライトサイクルと次の第２ライトサイクルまでの間において読出しアクセスが発生した際に、前記比較器により前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合、前記書込みデータレジスタに保持された前記第１書込みデータを出力すると共に前記不揮発性メモリアレイへ読み出し電圧の供給を停止することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体装置は、前記読出しアクセスにおいて、前記複数のビット線のうち選択されたビット線に前記読み出し電圧を供給するセンスアンプブロックを更に具備し、
前記センスアンプブロックは、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合に、前記読み出し電圧の供給を停止することを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記半導体装置は、アドレスの遷移を検出するアドレス遷移検出回路を更に具備することを特徴とする半導体装置。 - 請求項１乃至３の何れか１項に記載の半導体装置おいて、
前記半導体装置は、フラグを保持するフラグレジスタを更に有し、
前記フラグは、前記書込みデータレジスタが保持している前記書込みデータが有効であるかを示すことを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記フラグレジスタは、前記書込み動作によりセットされることを特徴とする半導体装置。 - 請求項５に記載の半導体装置において、
前記フラグレジスタは、電源投入時にリセットされることを特徴とする半導体装置。 - 請求項５に記載の半導体装置において、
前記フラグレジスタは、前記書込み動作後、所定の時間が経過すると、リセットされることを特徴とする半導体装置。 - 請求項４乃至７の何れか一つに記載の半導体装置において、
前記比較器は、前記フラグが前記書込みデータが有効であることを示す場合は、比較動作を行い、前記フラグが前記書込みデータが無効であることを示す場合は比較動作を行わないことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003150080A JP4325275B2 (ja) | 2003-05-28 | 2003-05-28 | 半導体装置 |
| US10/754,814 US7038961B2 (en) | 2003-05-28 | 2004-01-12 | Semiconductor device |
| US11/359,538 US7224599B2 (en) | 2003-05-28 | 2006-02-23 | Semiconductor device |
| US11/785,553 US7542357B2 (en) | 2003-05-28 | 2007-04-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003150080A JP4325275B2 (ja) | 2003-05-28 | 2003-05-28 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009058872A Division JP4998495B2 (ja) | 2009-03-12 | 2009-03-12 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004355689A JP2004355689A (ja) | 2004-12-16 |
| JP2004355689A5 JP2004355689A5 (ja) | 2006-07-13 |
| JP4325275B2 true JP4325275B2 (ja) | 2009-09-02 |
Family
ID=33447716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003150080A Expired - Fee Related JP4325275B2 (ja) | 2003-05-28 | 2003-05-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US7038961B2 (ja) |
| JP (1) | JP4325275B2 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478172B1 (ko) * | 1995-01-31 | 2005-03-23 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| JP4129381B2 (ja) * | 2002-09-25 | 2008-08-06 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP4529493B2 (ja) * | 2004-03-12 | 2010-08-25 | 株式会社日立製作所 | 半導体装置 |
| KR100678047B1 (ko) * | 2004-05-06 | 2007-02-02 | 삼성전자주식회사 | 낸드 플래시 메모리를 구비한 이동 통신 단말기 및 그의부팅 방법 |
| KR100610008B1 (ko) * | 2004-07-19 | 2006-08-08 | 삼성전자주식회사 | 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법 |
| US20060056233A1 (en) * | 2004-09-10 | 2006-03-16 | Parkinson Ward D | Using a phase change memory as a replacement for a buffered flash memory |
| JP4646634B2 (ja) * | 2005-01-05 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4273087B2 (ja) | 2005-02-08 | 2009-06-03 | エルピーダメモリ株式会社 | 半導体記憶装置およびその書込み方法 |
| US7166533B2 (en) * | 2005-04-08 | 2007-01-23 | Infineon Technologies, Ag | Phase change memory cell defined by a pattern shrink material process |
| US7679950B2 (en) * | 2005-08-24 | 2010-03-16 | Infineon Technologies Ag | Integrated circuit having a switch |
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| JP4191211B2 (ja) * | 2006-07-07 | 2008-12-03 | エルピーダメモリ株式会社 | 不揮発性メモリ及びその制御方法 |
| JP5413938B2 (ja) * | 2007-05-08 | 2014-02-12 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその書き込み制御方法 |
| JP5503102B2 (ja) * | 2007-07-04 | 2014-05-28 | ピーエスフォー ルクスコ エスエイアールエル | 相変化メモリ装置 |
| WO2009022373A1 (ja) | 2007-08-10 | 2009-02-19 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
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| KR101424176B1 (ko) * | 2008-03-21 | 2014-07-31 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템 |
| KR20090109345A (ko) * | 2008-04-15 | 2009-10-20 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템 |
| US8743598B2 (en) | 2008-07-29 | 2014-06-03 | Micron Technology, Inc. | Reversing a potential polarity for reading phase-change cells to shorten a recovery delay after programming |
| JP5161697B2 (ja) * | 2008-08-08 | 2013-03-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| KR20110110106A (ko) * | 2008-12-09 | 2011-10-06 | 램버스 인코포레이티드 | 병행 및 파이프라인화 메모리 동작을 위한 비휘발성 메모리 디바이스 |
| KR101594124B1 (ko) * | 2009-04-09 | 2016-02-16 | 삼성전자주식회사 | 비휘발성 램, 이를 포함하는 솔리드 스테이트 드라이브, 및 이를 포함하는 컴퓨터 시스템 |
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| JP5143205B2 (ja) * | 2010-10-01 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| KR102634322B1 (ko) | 2016-10-10 | 2024-02-07 | 삼성전자주식회사 | 양방향 스위치를 갖는 가변 저항 메모리 장치, 메모리 시스템, 그리고 그것의 동작 방법 |
| KR102646755B1 (ko) | 2017-01-06 | 2024-03-11 | 삼성전자주식회사 | 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법 |
| US10181348B2 (en) | 2017-01-13 | 2019-01-15 | Samsung Electronics Co., Ltd. | Memory device comprising resistance change material and method for driving the same |
| US11049565B2 (en) | 2018-04-23 | 2021-06-29 | Micron Technology, Inc. | Non-volatile memory devices and systems with volatile memory features and methods for operating the same |
| US10446248B1 (en) * | 2018-04-23 | 2019-10-15 | Micron Technology, Inc. | Non-volatile memory devices and systems with read-only memory features and methods for operating the same |
| KR102497214B1 (ko) | 2018-08-07 | 2023-02-07 | 삼성전자 주식회사 | 저항성 메모리 장치의 열화 보상 방법 및 시스템 |
| KR102483922B1 (ko) | 2018-08-07 | 2023-01-02 | 삼성전자 주식회사 | 저항성 메모리 장치의 열화 감지 방법 및 시스템 |
| KR102508925B1 (ko) | 2019-04-18 | 2023-03-09 | 삼성전자주식회사 | 메모리 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5754764A (en) * | 1994-02-22 | 1998-05-19 | National Semiconductor Corp. | Combination of input output circuitry and local area network systems |
| US6442644B1 (en) * | 1997-08-11 | 2002-08-27 | Advanced Memory International, Inc. | Memory system having synchronous-link DRAM (SLDRAM) devices and controller |
| JP4587500B2 (ja) * | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
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| JP4756724B2 (ja) * | 2000-02-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2002150789A (ja) * | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US6700813B2 (en) * | 2001-04-03 | 2004-03-02 | Canon Kabushiki Kaisha | Magnetic memory and driving method therefor |
| JP4731041B2 (ja) * | 2001-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6545907B1 (en) * | 2001-10-30 | 2003-04-08 | Ovonyx, Inc. | Technique and apparatus for performing write operations to a phase change material memory device |
| JP4103497B2 (ja) * | 2002-04-18 | 2008-06-18 | ソニー株式会社 | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
| US6768665B2 (en) * | 2002-08-05 | 2004-07-27 | Intel Corporation | Refreshing memory cells of a phase change material memory device |
| US6813177B2 (en) * | 2002-12-13 | 2004-11-02 | Ovoynx, Inc. | Method and system to store information |
-
2003
- 2003-05-28 JP JP2003150080A patent/JP4325275B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-12 US US10/754,814 patent/US7038961B2/en not_active Expired - Fee Related
-
2006
- 2006-02-23 US US11/359,538 patent/US7224599B2/en not_active Expired - Fee Related
-
2007
- 2007-04-18 US US11/785,553 patent/US7542357B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060139999A1 (en) | 2006-06-29 |
| US20040240292A1 (en) | 2004-12-02 |
| US7542357B2 (en) | 2009-06-02 |
| US20070195582A1 (en) | 2007-08-23 |
| US7224599B2 (en) | 2007-05-29 |
| US7038961B2 (en) | 2006-05-02 |
| JP2004355689A (ja) | 2004-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060420 |
|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090601 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |