JP2001101868A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001101868A JP27828599A JP27828599A JP2001101868A JP 2001101868 A JP2001101868 A JP 2001101868A JP 27828599 A JP27828599 A JP 27828599A JP 27828599 A JP27828599 A JP 27828599A JP 2001101868 A JP2001101868 A JP 2001101868A
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amplifier circuit
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隆志 秋岡
Masao Shinozaki
雅雄 篠崎
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Abstract

(57)【要約】 【課題】 メモリセルアクセス時間やサイクル時間を短
縮し、半導体メモリの高速化を達成する。 【解決手段】 チップのテスト段階においてセンスアン
プの活性化タイミングやワード線の立ち下げタイミン
グ、ビット線等のリカバリ動作（イコライズ）のタイミ
ング等種々の信号のタイミングを調整して動作チェック
して、このチェック段階で動作することが確認できた最
高動作速度の状態に内部信号のタイミングを恒久的にプ
ログラム（固定）する設定手段（例えばヒューズ回路）
を設けるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
高速化のための技術に関し、例えばクロック同期型ＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ）や
ダイナミック型ＲＡＭなど高速動作が要求される半導体
記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】ＳＲＡＭ等の半導体記憶装置（以下、半
導体メモリあるいは単にメモリと称する）においては、
メモリセルアクセス時間とサイクル時間が、その高速性
能を決める上で２つの重要な性能指標である。ここで、
メモリセルアクセス時間とはメモリの外部から入力され
たアドレス信号、クロック信号等がメモリセルを選択す
るパスを通り、所望のデータが出力されるまでの時間を
指し、サイクル時間とは読み出し、書き込み等の動作が
正常に行われることが可能な最小の周期の時間を指す。
【０００３】図１６に同期型ＳＲＡＭの一般的な構成を
示す。アドレス入力バッファ２２ｕから入力されたアド
レス信号をクロック信号の変化するタイミングでアドレ
ス入力レジスタ１１ｕに保持し、この入力アドレスがデ
コーダ１２ｕでデコードされ、対応するワード線ＷＬや
ビット線ＢＬ，／ＢＬが選択される。これにより選択さ
れたワード線やビット線に接続されたメモリセルＭＣが
読み出し電流を流し、選択ビット線に小さな電位差を生
じさせる。この比較的小さい電位差をセンスアンプ１３
ｕにおいて増幅し、読出しデータとして出力レジスタ１
４ｕに送られる。そして、クロック信号が出力レジスタ
に到達したタイミングで出力レジスタ１４ｕから出力バ
ッファ１５ｕにデータが送られ、メモリチップの外へ出
力される。
【０００４】かかる半導体メモリにおいて、メモリセル
アクセス時間やサイクル時間の短縮を実現するには、例
えばメモリセルからの読出し信号を増幅するためのセン
スアンプ回路の動作を高速化することが有効である。高
速なセンスアンプとして正帰還により小振幅の信号を増
幅するラッチ型のセンスアンプがある。ラッチ型センス
アンプの高速性能を十分発揮させるにはラッチ活性化信
号を適切に発生することが非常に重要であることはよく
知られている。
【０００５】図２にラッチ型センスアンプ回路の一例を
示す。この回路にあっては、ラッチ活性化信号ＳＡＬＡ
Ｔが早すぎると、メモリセルから正しいデータが出力さ
れないうちにラッチ活性化信号が発生されてしまうた
め、誤って前回の選択メモリセルのデータを出力してし
まい誤動作となる。しかし、誤動作を避けるためにラッ
チ活性化信号ＳＡＬＡＴを不必要に遅くしたのではセン
スアンプの遅延時間が増大してしまう。
【０００６】この問題は、メモリセルから読み出される
データとセンスアンプのラッチ活性化信号のタイミング
をいかに合わせるかという問題に帰着する。従来の半導
体メモリでは、メモリセルを選択する信号の通る回路と
同じ回路を用いて遅延回路を構成してラッチ活性化信号
を作ることにより、選択メモリセルの読み出し電流で決
まる最適なセンスラッチ時刻にラッチ活性化信号の時刻
を合わせるための努力がされてきた。
【０００７】しかし、この様にメモリセルの読み出し時
刻と、ラッチ活性化信号の時刻を精度良く合わせること
はＭＯＳトランジスタ等のデバイスの特性が設計時に明
らかでないと難しい。すなわち実際のデバイスの特性と
設計時に仮定したデバイスの特性との間に乖離があった
場合、この差分によりメモリセルの最適読み出し時刻と
ラッチ活性化時刻とにずれが生じることがある。つま
り、メモリセルの読み出し経路とラッチ活性化の遅延時
間経路が完全に同一の回路となり得ない以上、これらの
経路の時間を同じにすることは困難であり、設計的に予
測される時刻よりもマージンを持ってラッチタイミング
を設定せざるを得ず、これにより回路が本来到達可能な
最高のメモリセルアクセス時間が得られないという問題
が存在した。
【０００８】このような問題を解決するために例えば特
開平４−２８０８４号公報で紹介されているように、ウ
ェハテスト時にＶｃｃ（電源電圧）を高くしてテストモ
ードに入り、このテスト結果に基づいて最高の動作速度
が得られるようにセンスアンプの活性化タイミングを決
定し、これをヒューズのようなプログラム可能な素子を
用いて恒久的に設定するという技術が知られている。な
お、図２に示されているセンスアンプ回路は、本発明者
が検討した回路であり、公知ではない。一般には、図２
に示されているラッチ型アンプＬ−ＡＭＰからＭＯＳＦ
ＥＴ Ｑｐ１，Ｑｐ２およびＱ３５，Ｑ３６を省略した
ような形式のセンスアンプ回路が用いられる（上記先願
公報の第１図、符号８参照）。
【０００９】
【発明が解決しようとする課題】しかしながら、上記公
知例で開示されている技術を用いるには、ウェハ状態で
のテスト時に電源電圧Ｖｃｃを高くすることにより「テ
ストモード」に入る必要があり、かかる方式には以下の
様な欠点がある。
【００１０】すなわち、ウェハ状態において動作するこ
とを確認してから組み立てれば、その条件では確かに動
作するはずだが、ウェハ状態での条件以外ではその動作
は保証されていない。従って、ウェハ状態でのテスト
は、センスアンプ活性化信号に比べて、メモリセルのデ
ータのビット線への読み出しが最も遅くなるという条件
下で行う必要がある。例えば、メモリセル電流によって
決まるビット線への読出しデータ信号の速さの電源電圧
依存性と、センスアンプのラッチタイミング発生回路の
速さの電源電圧依存性とが異なる（これは通常起こって
いる）場合に読み出しテストを実行すると、ある電源電
圧では正常に動作すると判定されるが、他の電源電圧で
は正常に動作しないと判定されることがある。この様な
状況を回避するには、ウェハ状態でのテストにおける読
み出し条件が動作保証範囲内で最悪になるように、テス
ト時に外部からの信号により電源電圧を自由に設定制御
できることが必要とされる。
【００１１】我々の実験結果によれば、センスアンプの
ラッチタイミングの方がメモリセルのデータ出力のタイ
ミングよりも電源電圧に対する依存性が大きかった。す
なわち、電源電圧を低くした方がセンスアンプのラッチ
タイミングのマージンが少なくなる。従って、電源電圧
を動作保証電圧の下限値以下に設定してウェハ状態での
テストを行なわないと、動作保証が必要な電源電圧範囲
全域においてメモリの正常な動作を保証することができ
ない。
【００１２】しかし、特開平４−２８０８４号に開示さ
れている公知例に従うと、ウェハ状態での「テストモー
ド」では電源電圧Ｖｃｃの電位を通常の動作可能範囲を
超えて高く設定してやる必要があるため、上述したよう
なメモリセル読み出しが最悪になる条件を満たすことが
出来ない。そのため、結局ある程度のマージンを持って
センスアンプ活性化タイミングを設定してやらなければ
ならないので、回路が到達可能な最高のメモリセルアク
セス時間を達成することが出来ないという課題がある。
なお、センスアンプの動作タイミングをヒューズやレジ
スタの設定値を用いて調整可能にした発明としては、上
記先願の他に、特開平７−２１７７６号公報や特開平１
１−３５９３号公報がある。
【００１３】一方、サイクル時間の高速化のための従来
技術及びその問題点は以下の通りである。
【００１４】メモリを動作させることの出来る最小のサ
イクル時間に影響を与える要因の第１にワード線が立ち
上がっている時間すなわちワード線を立ち下げるタイミ
ングがある。また、メモリがある読み出し動作から次の
読み出し動作に移る場合、最初の読み出し動作によって
開いたビット線を完全に初期状態に戻せないと、前の読
み出しのデータにより次の読み出しに遅れが生じる場合
がある。そのため、読み出しの直後、あるいは読み出し
の直前にビット線を初期状態に戻すようにリカバリ動作
を行う必要がある。従って、ワード線の立ち上げによる
読み出し動作と上記ビット線のリカバリ動作の２つが１
サイクル内に終了することが必要である。つまり、ワー
ド線が立ち上がっている時間とリカバリ動作のために必
要な時間との和がそのメモリの到達可能な最小のサイク
ル時間を律速することになる。
【００１５】従ってサイクル時間を短くするにはワード
線の立ち上がっている時間を必要最小限に小さくするこ
とや、リカバリ動作を高速化してリカバリ動作時間を短
くすることが有効である。そのためにはワード線を立ち
上げておく必要のある時間を設計時に正確に予測し、そ
の様にワード線が立ち上がっている時間を設定すること
が有効である。しかし、センスアンプの活性化タイミン
グにおける問題と同様に、ＭＯＳデバイスの特性が詳細
に明らかになっていないと正確にこの時間を予測し設計
することは困難であり、実際の見通しと設定との間に動
作マージンを持たせることが必要になる。そのため、こ
のようなマージンを持った設計は回路が究極的に到達可
能な最高の性能を発揮させることが出来ないという問題
点を持っている。
【００１６】前述の先願公知例においては、テスト結果
に基づいてワード線を立ち下げるタイミングを調整した
り、リカバリ動作時間を調整することについては記載さ
れていない。
【００１７】本発明は、上述したような従来技術の問題
点を解消し、メモリセルアクセス時間を短縮し、より高
速動作可能な半導体メモリを提供することを目的とす
る。
【００１８】本発明の他の目的は、サイクル時間を短縮
し、より高速動作可能な半導体メモリを提供することに
ある。
【００１９】本発明のさらに他の目的は、データの読出
しと書き込みが可能な半導体メモリにおいて、データ読
出し時とデータ書込み時のサイクル時間をそれぞれ別個
に最適化できるようにしてリードサイクルとライトサイ
クルの両方の高速化を達成できるようにすることにあ
る。
【００２０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００２２】すなわち、従来の様に設計段階で遅延経路
を決める方式では、設計段階での見通しデバイス特性と
実デバイスの特性との乖離により、遅延時間に差が出る
ことは避けられない。そこで、本発明では、実際のチッ
プが出来てからチップのテスト段階においてセンスアン
プの活性化タイミングやワード線の立ち下げタイミン
グ、ビット線やセンスアンプ等のリカバリ動作（イコラ
イズ）のタイミング等、チップ内部の種々の信号のタイ
ミングを調整して動作してこのチェック段階で動作する
ことが確認できた最高動作速度の状態に内部信号のタイ
ミングを恒久的にプログラム（固定）する設定手段（例
えばヒューズ回路）を設けるようにした。ここで、ビッ
ト線やセンスアンプ等のリカバリ動作とは、ある読み出
し動作によりこれら信号線の振幅が開いたものをイコラ
イズ回路により、この信号振幅をすばやく低減し次回の
読み出し動作に備えることを指す。
【００２３】これにより本発明によれば、チップが完成
してから信号のタイミングを代えながら正常に動作する
かを確認し、動作すると確認された最高動作速度の状態
にチップ内部の信号のタイミングを固定し、正常に動作
するぎりぎりの状態で最高の性能が得られる状態に設定
することが出来る。
【００２４】また、メモリチップのテスト時には動作保
証範囲を考慮することが必要である。最終的に動作保証
しなければならない環境条件の範囲の中で最悪となる条
件よりも悪い環境条件においても正常に動作することを
確認することにより、動作保証範囲全域で動作すること
を確認することが出来る。
【００２５】本発明によれば、実際のチップが出来てか
らチップのテスト段階においてセンスアンプの活性化タ
イミングやワード線の立ち下げタイミング、ビット線や
センスアンプ等のリカバリ動作（イコライズ）のタイミ
ング等を調整して動作チェックする可変チェック手段を
備えているため、設計時の予測デバイス特性値と実際の
デバイスの特性値との乖離に対しても対応が可能とな
り、そのデバイスに見合った性能を引き出すことが出来
る。
【００２６】なお、ウェハ状態でのチップ動作試験の際
に内部タイミングを調整する方法としては、例えば、最
終的な製品では用いられない余分な信号入力パッドをチ
ップに持たせ、これらのパッドにテスタからＤＣ的な電
圧を印加する方法や、ＪＴＡＧ（Joint Test Action Gr
oup）規格で規定されているシリアル入力端子から内部
の複数のレジスタにタイミングの調整情報を記憶させる
方法等が考えられる。このような方法を取ることによ
り、従来の様に電源電圧を変化させる等の通常動作に影
響を与える方法でのテストを行なうことなく、通常の動
作状態でただ内部信号のタイミングのみが変化した状態
を作ることで動作保証範囲内で最悪になるように電源電
圧等の動作状態を自由に変化させてテストを行なって内
部信号の最適なタイミングを知ることが可能となる。
【００２７】また、本発明において、調整する対象とな
るメモリ内部の信号のタイミングとしては、以下の様な
ものが考えられる。 （１）センスアンプの活性化時刻 （２）ワード線の非選択時刻 （３）カラムスイッチ等Ｙ系選択信号の非選択時刻 （４）ビット線、センスアンプ、センスアンプの後段の
データパス等のイコライズ開始時刻 （５）ビット線、センスアンプ、センスアンプの後段の
データパス等のイコライズ終了時刻 （６）書き込み後及び読み出し後のそれぞれにおける
（４）、（５）の時刻 （７）同期式メモリにおける入力回路のセットアップ、
ホールド時間 （８）同期式メモリにおける出力ラッチのクロックタイ
ミング これらの全てあるいは一部を調整可能とすることによ
り、メモリセルアクセス時間やサイクル時間の短縮によ
るメモリの高速化という効果が得られる。
【００２８】さらに、これらの中にはその効果がウェハ
状態で検査出来る場合と、ウェハ状態では直接その効果
が検査できない調整の両方の場合がある。例えば上記の
うち（２）〜（４）はサイクル時間を短縮する上で効果
を有するが、例えば検査の段階で必ずしもメモリの内部
クロックが高速サイクルで動作する必要はない。
【００２９】ウェハ状態の検査ではその入出力にインダ
クタンスや静電容量等の大きな寄生素子がつくため、高
速なサイクルでチップを動作させたり、複数の入出力の
信号の間のタイミングを正確に測定することは実質的に
困難である。メモリを含むＬＳＩチップはパッケージ等
に組み立てられてから使用されるのが通常であるが、パ
ッケージの持つ寄生容量と、ウェハ状態の検査時の寄生
容量とでは当然異なるため、ウェハ状態での測定結果か
ら実際のパッケージに組み立てられた時の測定結果を推
定することは一般的には不可能である。
【００３０】従って、チップの入出力に直接関係するＡ
Ｃ特性、例えばクロック信号に対するデータ信号のセッ
トアップ時間、ホールド時間等のスペック、あるいはメ
モリの動作クロックがチップ外部から入力される場合に
は、その周波数を現在の技術では数百ＭＨｚ以上にする
ことは現実的でない。
【００３１】ただし、マイクロコンピュータに組み込ま
れた内蔵メモリ等で、外部から入力されるクロック信号
を内部のＰＬＬ回路で逓倍したものが供給されるいわゆ
る内蔵型のメモリの場合の様に、上記の制限がなくテス
ト段階からフルスピードのテストが出来る場合もある。
この場合には無論、サイクル時間の最小値をウェハ状態
でテストすることが出来る。本発明は、この様な場合を
排除するものではなく、あくまでもテスト段階において
内部信号のタイミングを制御する手段と、そのテスト結
果に基づいて決定されたタイミングに設定可能な手段を
持つことが特徴となる。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００３３】図１は本発明を適用して好適なクロック同
期型スタティックＲＡＭの一実施例を示す概略構成図で
ある。
【００３４】図１において、１０は複数のメモリセルが
マトリックス状に配置され同一行のメモリセルの選択端
子が接続された複数のワード線と同一列のメモリセルの
入出力端子が接続された複数のビット線とを有するメモ
リアレイ、１１は入力されたアドレス信号Ａ０〜Ａｎを
クロック信号ＣＫに同期してラッチするアドレスレジス
タ、１２はラッチされたアドレス信号をデコードして上
記メモリアレイ１０内の対応するワード線を選択するア
ドレスデコーダ、１３は選択されたメモリセルが接続さ
れた各ビット線対ごとに設けられビット線の電位差を増
幅する複数のセンスアンプ回路からなるセンスアンプ
列、１４はセンスアンプ回路により増幅されたリードデ
ータをラッチする出力レジスタ、１５は出力レジスタ１
４にラッチされたリードデータをチップ外部へ出力する
データ出力バッファである。
【００３５】また、図１において、１６は内部クロック
信号ＣＫに同期して入力ライトデータをラッチする入力
レジスタ、１７はラッチされたライトデータをメモリア
レイ１０に供給するライトバッファ、１８は外部から供
給される同期クロック信号ＣＬＫを受けて内部クロック
信号ＣＫを形成してメモリ内部のレジスタなど所定の回
路に供給するクロックバッファ、１９は外部から供給さ
れるチップ選択信号としてのチップイネーブル信号／Ｃ
Ｅや書込み制御信号としてのライトイネーブル信号／Ｗ
Ｅ、リード／ライトデータの上位８ビットまたは下位８
ビットを指定するバイト選択信号／ＵＢ，／ＬＢを内部
クロック信号ＣＫに同期してラッチする制御レジスタ、
２０は制御レジスタ１８にラッチされた制御信号および
外部から入力された出力制御信号としてのアウトイネー
ブル信号／ＯＥに基づいて内部回路に対する所定のタイ
ミング信号を上記データ出力バッファ１５やライトバッ
ファ１７等に与えるタイミング制御回路である。また、
２１は外部から入力される上記各種制御信号／ＣＥ，／
ＷＥ，／ＵＢ，／ＬＢを受ける入力バッファ、２２は外
部から入力されるアドレス信号Ａ０〜Ａｎを受けるアド
レス入力バッファである。
【００３６】なお、図１の回路においては、リードデー
タを出力する端子とライトデータを入力する端子とを別
々に有する実施例を示したが、共通の端子よりリードデ
ータを出力したりライトデータを入力するように構成す
ることも可能である。
【００３７】図２は、メモリアレイ内の一対のビット線
ＢＬ，／ＢＬにカラムスイッチＣ−ＳＷを介して接続さ
れるセンスアンプ回路ＳＡの一実施例を示す。なお、図
２には、各々データ入出力端子がビット線ＢＬ，／ＢＬ
に接続され対応するワード線ＷＬに選択端子がそれぞれ
接続されている同一列の複数のメモリセルＭＣのうち一
つが代表的に示されている。Ｑ１，Ｑ２はビット線Ｂ
Ｌ，／ＢＬと電源電圧端子Ｖｃｃとの間に接続された負
荷ＭＯＳＦＥＴ、Ｑｐ１１，Ｑｐ１２はビット線ＢＬ，
／ＢＬを読出し前にＶｃｃレベルにプリチャージするた
めのプリチャージＭＯＳＦＥＴ、Ｑｅ１はビット線Ｂ
Ｌ，／ＢＬを同電位にするためのイコライズＭＯＳＦＥ
Ｔであり、これらのＭＯＳＦＥＴ Ｑｐ１１，Ｑｐ１２
およびＱｅ１１は制御信号ＢＬＥＱによって同時にオ
ン、オフ制御される。上記ビット線ＢＬ，／ＢＬはカラ
ムスイッチＣ−ＳＷを介してコモンビット線ＣＢＬ，／
ＣＢＬに接続される。カラムスイッチＣ−ＳＷを構成す
るＭＯＳＦＥＴ Ｑｙ１，Ｑｙ２はカラム系のアドレス
デコーダからのデコード信号Ｙｉにより同時にオン、オ
フ制御される。
【００３８】センスアンプ回路ＳＡは、コモンビット線
ＣＢＬ，／ＣＢＬに入力ノードｎ１，ｎ２が接続される
カレントミラー型アンプ部Ｃ−ＡＭＰと、該カレントミ
ラー型アンプ部Ｃ−ＡＭＰの出力ノードｎ１１，ｎ１２
にスイッチＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２を介して接続
されるラッチ型アンプ部Ｌ−ＡＭＰとにより構成されて
いる。また、カレントミラー型アンプ部の出力ノードｎ
１１，ｎ１２間には、イコライズ信号ＳＡＥＱによって
オン、オフ制御されノードｎ１１，ｎ１２の電位を等し
くするように機能するイコライズ用ＭＯＳＦＥＴ Ｑｅ
２が設けられている。
【００３９】上記カレントミラー型アンプ部Ｃ−ＡＭＰ
は、並列に設けられた２個の差動増幅回路１３Ａ，１３
Ｂからなり、それぞれの差動入力ＭＯＳＦＥＴ Ｑ１
１，Ｑ２１のゲート端子に一方のコモンビット線ＣＢＬ
が、またＱ１１，Ｑ１２とそれぞれ対をなす差動入力Ｍ
ＯＳＦＥＴ Ｑ１２，Ｑ２２のゲート端子に他方のコモ
ンビット線／ＣＢＬがそれぞれ接続される。また、各差
動増幅回路１３Ａ，１３Ｂの負荷ＭＯＳＦＥＴ Ｑ１３
とＱ１４、Ｑ２３とＱ２４はそれぞれカレントミラー接
続されている。
【００４０】そして、差動増幅回路１３Ａは負荷ＭＯＳ
ＦＥＴ Ｑ１４のゲートとドレインが結合され、Ｑ１３
のドレイン端子が出力ノードｎ１１に接続されていると
ともに、差動増幅回路１３Ｂは負荷ＭＯＳＦＥＴ Ｑ２
３のゲートとドレインが結合され、Ｑ２４のドレイン端
子が出力ノードｎ１２に接続されている。このように、
上記カレントミラー型アンプ部Ｃ−ＡＭＰは、並列に設
けられた２個の差動増幅回路１３Ａ，１３Ｂからなり、
各差動増幅回路１３Ａ，１３Ｂは、それぞれ負荷ＭＯＳ
ＦＥＴの共通ドレインと接続されていない側のＭＯＳＦ
ＥＴ Ｑ１３とＱ２４のドレイン端子が出力ノードｎ１
１，ｎ１２に接続されることにより、完全に対称な回路
とされ、２つの出力ノードｎ１１，ｎ１２がアンバラン
スになりにくくされている。
【００４１】さらに、各差動増幅回路１３Ａ，１３Ｂの
差動ＭＯＳＦＥＴ Ｑ１１，Ｑ１２の共通ソース端子と
接地点との間およびＱ２１，Ｑ２２の共通ソース端子と
接地点との間には、それぞれ直列形態のＭＯＳＦＥＴ
Ｑ１５，Ｑ１６およびＱ２５，Ｑ２６が接続されてお
り、ＭＯＳＦＥＴ Ｑ１５とＱ２５のゲート端子には選
択活性化制御信号ＳＡＬＡＴをインバータで反転した信
号が印加され、ＭＯＳＦＥＴ Ｑ１６とＱ２６のゲート
端子にはセンスアンプ全体の制御信号ＳＡＣが印加され
ている。
【００４２】一方、上記ラッチ型アンプ部Ｌ−ＡＭＰ
は、２個のＣＭＯＳインバータＩＮＶ１とＩＮＶ２のそ
れぞれの入力端子と出力端子とが互いに交差結合された
正帰還型のラッチ回路と、各インバータの入力端子と電
源電圧との間に接続されたプリチャージＭＯＳＦＥＴ
Ｑｐ１，Ｑｐ２と、上記ＣＭＯＳインバータＩＮＶ１と
ＩＮＶ２のＮ−ＭＯＳ側と接地点との間に接続された直
列形態のＭＯＳＦＥＴＱ３５，Ｑ３６とから構成されて
いる。そして、ＭＯＳＦＥＴ Ｑ３５のゲート端子には
選択活性化制御信号ＳＡＬＡＴが印加され、ＭＯＳＦＥ
Ｔ Ｑ３６およびＱｐ１，Ｑｐ２のゲート端子にはセン
スアンプ全体の制御信号ＳＡＣが印加されている。さら
に、ＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２のゲート端子にも制
御信号ＳＡＬＡＴが印加されている。
【００４３】これによって、ＭＯＳＦＥＴ Ｑ３５が制
御信号ＳＡＬＡＴによってオンされてラッチ型アンプ部
Ｌ−ＡＭＰが活性化されるときは、ＭＯＳＦＥＴ Ｑｓ
１，Ｑｓ２がオフされてＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２
と差動増幅回路１３Ａ，１３Ｂとが切り離されるととも
に、ＭＯＳＦＥＴ Ｑ１５，Ｑ２５がオフされて差動増
幅回路１３Ａ，１３Ｂが非動作状態にされる。また、Ｍ
ＯＳＦＥＴ Ｑ１５，Ｑ２５が制御信号ＳＡＬＡＴによ
ってオンされて差動増幅回路１３Ａ，１３Ｂが活性化さ
れるときは、ＭＯＳＦＥＴ Ｑ３５がオフされてラッチ
型アンプ部Ｌ−ＡＭＰが非動作状態にされる。このとき
ＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２がオンされて差動増幅回
路１３Ａ，１３Ｂの増幅出力がラッチ型アンプ部Ｌ−Ａ
ＭＰに伝達される。さらに、制御信号ＳＡＬＡＴのみで
は差動増幅回路１３Ａ，１３Ｂとラッチ型アンプ部Ｌ−
ＡＭＰのいずれかが必ず動作状態になってしまうので、
制御信号ＳＡＬＡＴによってＭＯＳＦＥＴ Ｑ１６，Ｑ
２６およびＱ３６をオフさせて消費電力を抑制できるよ
うに構成されている。
【００４４】次に、この実施例のセンスアンプ回路の動
作を、図３に示されているタイムチャートを用いて説明
する。
【００４５】メモリセルの読出し動作においては、ワー
ド線の選択により選択ワード線ＷＬの電位が立ち上がる
タイミング（ｔ１）でビット線のイコライズ制御信号Ｂ
ＬＥＱがハイレベルに変化されてイコライズＭＯＳＦＥ
Ｔ Ｑｅ１がオフされ、ビット線ＢＬ，／ＢＬの電位が
広がり始める。また、このタイミングｔ１に合わせて、
図３（ｂ）のようにカレントミラー型アンプの制御信号
ＳＡＣＭをハイレベルに変化させることによってＭＯＳ
ＦＥＴ Ｑ１６，Ｑ２６がオン状態にされるとともに、
ラッチ型アンプの制御信号ＳＡＬＡＴはロウレベルのま
まとされることによってＭＯＳＦＥＴ Ｑ１５，Ｑ２５
がオン状態にされて、２つの差動増幅回路１３Ａ，１３
Ｂが活性化される。ただし、差動増幅回路１３Ａ，１３
Ｂが活性化されてもイコライズ制御信号ＳＡＥＱはしば
らくロウレベルを保持して直ちにイコライズＭＯＳＦＥ
Ｔ Ｑｅ２がオフされないようにする。
【００４６】これによって、カレントミラー型アンプＣ
−ＡＭＰの差動出力は、互いにほぼ同一電位の関係を保
ったまま動作点に向かって下がり始める。そして、カレ
ントミラー型アンプＣ−ＡＭＰの差動出力が動作点に達
した時点（タイミングｔ２）に合わせて、イコライズ制
御信号ＳＡＥＱをハイレベルに変化させてイコライズＭ
ＯＳＦＥＴ Ｑｅ２をオフさせる。これによって、差動
増幅回路１３Ａ，１３Ｂは、コモンビット線ＣＢＬ，／
ＣＢＬの電位差を増幅させる。
【００４７】その後、カレントミラー型アンプＣ−ＡＭ
Ｐの差動出力がある程度広がった時点（タイミングｔ
３）で、ラッチ型アンプの制御信号ＳＡＬＡＴをハイレ
ベル変化させる。すると、ラッチ型アンプＬ−ＡＭＰは
ＭＯＳＦＥＴ Ｑ３６がオン状態にされるとともに、カ
レントミラー型アンプＣ−ＡＭＰとラッチ型アンプＬ−
ＡＭＰとの間のスイッチＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２
がオン状態にされる。そして、このとき制御信号ＳＡＣ
のハイレベルによってＭＯＳＦＥＴ Ｑ３５はオン状態
にされ、プリチャージＭＯＳＦＥＴＱｐ１，Ｑｐ２はオ
フ状態にされているため、ラッチ型アンプＬ−ＡＭＰが
活性化され、センスアンプの内部ノードｎ２１，ｎ２２
の電位（カレントミラー型アンプＣ−ＡＭＰの出力）が
ラッチ型アンプＬ−ＡＭＰによってさらに増幅される。
【００４８】その後、制御信号ＳＡＣをロウレベルに変
化させることによってラッチ型アンプＬ−ＡＭＰのＭＯ
ＳＦＥＴ Ｑ３６がオフされるとともに、プリチャージ
ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２がオン状態にされて、ラ
ッチ型アンプＬ−ＡＭＰの入力端子のプリチャージが開
始される（タイミングｔ４）。これとともに、イコライ
ズ制御信号ＳＡＥＱをロウレベルに変化させて、カレン
トミラー型アンプＣ−ＡＭＰの出力ノードｎ１１，ｎ１
２間のイコライズＭＯＳＦＥＴ Ｑｅ２をオンさせてイ
コライズによるリカバリ動作を開始させる。しかる後、
制御信号ＳＡＬＡＴがロウレベルに変化されることによ
って、ＭＯＳＦＥＴ Ｑｓ１，Ｑｓ２がオンされ、カレ
ントミラー型アンプＣ−ＡＭＰの出力ノードｎ１１，ｎ
１２とラッチ型アンプＬ−ＡＭＰの入出力ノードとが接
続される（タイミングｔ５）。
【００４９】上記のようにこの実施例のセンスアンプ回
路は、カレントミラー型アンプＣ−ＡＭＰとその次段に
接続されたラッチ型アンプＬ−ＡＭＰとで構成されてお
り、先ずカレントミラー型アンプでビット線の電位差を
増幅した後、次段のラッチ型アンプでさらに増幅するよ
うに動作制御される。このように、ラッチ型アンプに比
べて入力オフセット電圧の小さいカレントミラー型アン
プでビット線の電位差を受けるため、プロセスばらつき
による出力のアンバランスが小さくされ、ラッチ型アン
プのみで構成されたセンスアンプ回路に比べて安定した
動作特性が得られるようになる。
【００５０】しかも、上記ラッチ型アンプの動作を制御
する信号ＳＡＬＡＴによってラッチ型アンプＬ−ＡＭＰ
の起動後はカレントミラー型アンプＣ−ＡＭＰの動作を
停止させるように構成されているので、消費電力の大き
なカレントミラー型アンプが動作される期間を短くする
ことができ、センスアンプ回路全体としての消費電力が
低減される。また、制御信号ＳＡＣによって差動増幅回
路１３Ａ，１３Ｂとラッチ型アンプ部Ｌ−ＡＭＰの両方
を非動作状態にさせることができるため、一層消費電力
を低減することができる。
【００５１】さらに、上記センスアンプ回路ＳＡはその
動作を制御する信号ＳＡＬＡＴの立ち上がりによってラ
ッチ型アンプＬ−ＡＭＰが増幅されたデータをさらに増
幅ラッチするので、このタイミングを早くするほどメモ
リセルアクセス時間を短くすることができる。しかし、
制御信号ＳＡＬＡＴの立ち上がりタイミングが早過ぎる
と前のデータが反転する前にラッチしてしまうおそれが
ある。そこで、この実施例では、制御信号ＳＡＬＡＴの
立ち上がりタイミングを変えることによって、ラッチ型
アンプＬ−ＡＭＰがラッチ動作するタイミングを変えら
れるように構成されている。なお、図３において、Ｔ１
は正しい読出しデータがラッチ型アンプＬ−ＡＭＰの入
力に到達するまでの所要時間、Ｔ２はラッチ型アンプＬ
−ＡＭＰがデータをラッチするまでの所要時間である。
【００５２】図４には、上記信号ＳＡＬＡＴの立ち上が
りタイミングを変えることができるように構成されたメ
モリの実施例のブロック図が、また図５には、信号のタ
イミングを変えるための可変遅延回路およびその設定を
行なうためのプログラム回路等の具体例が示されてい
る。なお、図４において、図１に示されている符号と共
通符号が付されたブロックは、図１の各回路ブロックの
うち１ビットもしくは単位ユニットに相当する回路を示
している。
【００５３】図４に示されているように、この実施例で
は、特に制限されるものでないが、センスアンプ１３ｕ
（ＳＡ）の動作を制御する信号ＳＡＬＡＴはアドレス信
号のプリデコーダ１２ｕの出力信号に基づいて形成され
るようにされており、プリデコーダ１２ｕとセンスアン
プ１３ｕ（ＳＡ）との間に可変遅延回路３０が設けられ
ている。また、テスト動作時に可変遅延回路３０におけ
る遅延量を制御するための信号を与える遅延量制御手段
４０と、テスト結果に基づいて可変遅延回路３０におけ
る遅延量を設定するための信号を与える遅延量設定手段
５０と、上記遅延量制御手段４０および遅延量設定手段
５０の出力に基づいて可変遅延回路３０に対する制御信
号を形成する制御信号形成回路６０が設けられている。
【００５４】遅延量制御手段４０は、図５に示すよう
に、例えばテスト用端子Ｐ１，Ｐ２，Ｐ３に接続された
高抵抗のプルダウン抵抗Ｒ１，Ｒ２，Ｒ３などにより構
成される。テスト用端子Ｐ１〜Ｐ３は、パッケージに封
止された状態では外部端子（リード）には接続されない
隠しパッドとして形成され、これらのパッドにウェハ最
終工程のプローブ検査の段階でプローブを介して電源電
圧Ｖｃｃまたは接地電位が印加されることにより、その
印加電圧の組合わせに応じて可変遅延回路３０における
遅延量が決定される。なお、テスト用端子Ｐ１，Ｐ２，
Ｐ３に印加される３つの電圧のうち１つはこの遅延量制
御手段４０の信号を有効にするか後述の遅延量設定手段
５０の出力を有効にするかを決定するために使用される
もので、実質的にはこれを除く他の２ビットによって可
変遅延回路３０における遅延量が決定される。
【００５５】遅延量設定手段５０は、例えば一端が電源
電圧端子Ｖｃｃに接続されたヒューズ素子Ｆ１，Ｆ２
と、電源電圧端子と接地点との間に該ヒューズ素子Ｆ
１，Ｆ２と直列形態に接続されたｎチャネルＭＯＳＦＥ
Ｔ Ｑ５１，Ｑ５２と、ヒューズ素子Ｆ１，Ｆ２とＭＯ
ＳＦＥＴ Ｑ５１，Ｑ５２との接続ノードｎ５１，ｎ５
２に入力端子が接続され出力が上記ＭＯＳＦＥＴ Ｑ５
１，Ｑ５２のゲート端子にフィードバックされるように
接続されたインバータＩＮＶ５１，ＩＮＶ５２と、ノー
ドｎ５１，ｎ５２と接地点との間に接続されたＭＯＳＦ
ＥＴのゲート容量を利用した容量素子Ｃ１，Ｃ２などか
ら構成され、ヒューズ素子Ｆ１，Ｆ２の状態に応じてイ
ンバータＩＮＶ５１，ＩＮＶ５２の出力が２ビットの設
定信号として制御信号形成回路６０に供給され、可変遅
延回路に対する制御信号が形成されることにより、その
設定信号の組合わせに応じて可変遅延回路３０における
遅延量が決定される。
【００５６】具体的には、ヒューズ素子Ｆ１，Ｆ２が切
断された状態ではインバータＩＮＶ５１，ＩＮＶ５２の
入力が接地電位にされてその出力がハイレベルとされ、
これが制御信号形成回路６０に供給される。このときイ
ンバータＩＮＶ５１，ＩＮＶ５２の出力がＭＯＳＦＥＴ
Ｑ５１，Ｑ５２のゲート端子にフィードバックされＱ
５１，Ｑ５２がオン状態とされ、ノードｎ５１，ｎ５２
が接地電位に固定され、フローティングになるのが防止
される。一方、ヒューズ素子Ｆ１，Ｆ２が切断されてい
ない状態ではインバータＩＮＶ５１，ＩＮＶ５２の入力
が電源電圧Ｖｃｃにプルアップされてその出力がロウレ
ベルとされる。なお、ヒューズ素子の代わりに、フラッ
シュメモリなどで用いられている不揮発性記憶素子を用
いて遅延量を設定する信号を発生させるようにしてもよ
い。
【００５７】次の表１に、遅延量制御手段４０における
パッドＰ１〜Ｐ３への印加電圧と、遅延量設定手段５０
におけるヒューズ素子Ｆ１，Ｆ２の状態と、可変遅延回
路３０における遅延量との関係の一例を示す。
【００５８】
【表１】 上記表１において、×印はその状態に無関係であること
を表わしている。表１より明らかなように、本実施例に
従うと、遅延量制御手段４０における遅延量を０．１ｍ
Ｓずつ４段階に変化させることができる。つまり、実施
例では、センスアンプ回路ＳＡの動作を制御する信号Ｓ
ＡＬＡＴのタイミング（ラッチ型アンプＬ−ＡＭＰのデ
ータラッチタイミング）を４段階に変化させることがで
きる。ただし、ヒューズの数（遅延量の可変段階）は２
個（４段階）に限定されず、３個（８段階）あるいは４
個（１６段階）などにすることも可能である。
【００５９】この実施例においては、図５に示されてい
るように、パッドＰ１，Ｐ２への印加電圧に基づく遅延
量制御手段４０からの信号および遅延量設定手段５０か
らの信号をそれぞれ入力とするＮＯＲゲート回路Ｇ１〜
Ｇ４と、これらのゲート回路のうちＮＯＲゲート回路Ｇ
１，Ｇ２の出力を入力とするＯＲゲート回路Ｇ１１と、
ＮＯＲゲート回路Ｇ３，Ｇ４の出力を入力とするＯＲゲ
ート回路Ｇ１２とからなり、可変遅延回路３０に対する
遅延量制御信号ＤＬＣ１，ＤＬＣ２を形成する制御信号
形成回路６０が設けられている。
【００６０】この制御信号形成回路６０は、ＮＯＲゲー
ト回路Ｇ１とＧ３にパッドＰ１，Ｐ２への印加電圧に基
づく遅延量制御手段４０からの信号とパッドＰ３への印
加電圧に基づく遅延量制御手段４０からの信号の反転信
号が入力され、ＮＯＲゲート回路Ｇ２とＧ４に遅延量設
定手段５０からの２つの信号とパッドＰ３への印加電圧
に基づく遅延量制御手段４０からの信号が入力されてい
る。
【００６１】これにより、表１に示されているように、
パッドＰ３への印加電圧がロウレベルのときは遅延量設
定手段５０からの信号が有効とされて、ヒューズ素子Ｆ
１，Ｆ２の状態に応じて遅延量制御信号ＤＬＣ１，ＤＬ
Ｃ２が形成される。一方、パッドＰ３への印加電圧がハ
イレベルのときはパッドＰ１，Ｐ２への印加電圧に基づ
く遅延量制御手段４０からの信号が有効とされて、パッ
ドＰ１，Ｐ２への印加電圧に応じて遅延量制御信号ＤＬ
Ｃ１，ＤＬＣ２が形成される。
【００６２】可変遅延回路３０は、メモリアレイ１０内
の隣接する２つのメモリマットを選択する信号ＭＡＴ
Ｌ，ＭＡＴＲを入力とするＮＯＲゲート回路Ｇ２１と、
該ＮＯＲゲート回路Ｇ２１の出力側に接続された遅延用
インバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３と、上
記ＮＯＲゲート回路Ｇ２１の出力端子、各遅延用インバ
ータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３の出力端子に
それぞれ接続された伝送ゲートＴＧ１，ＴＧ２，ＴＧ，
ＴＧ４と、上記制御信号形成回路６０からの遅延量制御
信号ＤＬＣ１，ＤＬＣ２（ＯＲゲート回路Ｇ１１，Ｇ１
２の出力信号）をデコードして上記伝送ゲートＴＧ１，
ＴＧ２，ＴＧ，ＴＧ４のオン、オフ制御信号を形成する
デコーダ回路３１などからなる。
【００６３】そして、デコーダ回路３１によって伝送ゲ
ートＴＧ１，ＴＧ２，ＴＧ，ＴＧ４のいずれかひとつが
導通状態にされることによって、ＮＯＲゲート回路Ｇ２
１の出力およびそれを遅延用インバータＩＮＶ２１，Ｉ
ＮＶ２２，ＩＮＶ２３で遅延した信号の何れかが、ワン
ショットパルス形成回路３２を経て、対応するメモリマ
ットのセンスアンプ回路ＳＡの動作を制御する信号ＳＡ
ＬＡＴとして供給される。
【００６４】これによって、可変遅延回路３０は、遅延
量制御回路４０および遅延量設定回路５０からの信号に
基づいて、制御信号ＳＡＬＡＴの立ち上がりタイミング
を調整することができる。上記ワンショットパルス形成
回路３２は、インバータ列３２ａと該インバータ列３２
ａを通過した信号および上記ＮＯＲゲート回路Ｇ２１の
出力を入力とするＮＡＮＤゲート回路３２ｂとから構成
されており、インバータ列３２の遅延時間に相当するパ
ルス幅を有するパルスを形成して出力する。
【００６５】なお、図５には、隣接する２つのメモリマ
ットを選択する信号ＭＡＴＬ１，ＭＡＴＲ１に基づいて
対応するメモリマットのセンスアンプ回路ＳＡの動作を
制御する信号ＳＡＬＡＴを形成しかつその立ち上がりタ
イミングを調整する可変遅延回路３０の一つが具体的に
示されているが、この実施例では、他のメモリマットに
関しても同様な可変遅延回路３０が設けられている。
【００６６】上記のように隣接する２つのメモリマット
を選択する信号ＭＡＴＬ，ＭＡＴＲに基づいて対応する
メモリマットのセンスアンプ回路ＳＡの動作を制御する
信号ＳＡＬＡＴを形成しているのは、マット毎に可変遅
延回路を設ける場合に比べて回路規模の増大を抑えるた
めである。また、複数の可変遅延回路３０を設けている
のは、図６（Ｂ）に示すように、可変遅延回路３０を分
散してメモリマットの近傍に配置することにより、マッ
ト位置の差異すなわち信号線の長さの差異から生じる信
号遅延時間のずれを防止するようにするためである。
【００６７】すなわち、図６（Ａ）に示すように、可変
遅延回路３０がメモリアレイ内の一箇所に配置されてい
ると、この可変遅延回路３０から各メモリマットのセン
スアンプ回路ＳＡまでの距離すなわち信号線の長さのば
らつきが非常に大きくなって図７（Ａ）のように信号の
パルス幅にばらつきが生じてしまうが、図６（Ｂ）に示
すように可変遅延回路３０を分散してメモリマットの近
傍に配置することにより、図７（Ｂ）のようにマット位
置の差異すなわち信号線の長さの差異から生じるパルス
幅のばらつきを防止することができる。しかも、この実
施例では、可変遅延回路３０に対する制御を遅延量制御
回路４０や遅延量設定回路５０からのＤＣ的な信号によ
って行なうようにしているため、メモリアレイ１０内に
配置される可変遅延回路３０までの制御信号線の距離お
よびその差が大きくなっても、ＡＣ的な制御信号でタイ
ミングを制御する場合に比べて遅延による影響が少なく
て済むという利点がある。
【００６８】さらに、この実施例においては、図６
（Ｂ）に示すようにセンスアンプ回路ＳＡからデータレ
ジスタもしくは出力バッファへのデータ出力方向Ｚ１に
対して、上記制御信号形成回路６０から複数の可変遅延
回路３０に対する遅延量制御信号ＤＬＣ１，ＤＬＣ２の
供給方向をＺ２のように設定することにより、信号の遅
延量のパスによる相違を小さくできるようにしている。
すなわち、上記のような方向Ｚ１，Ｚ２の設定により、
例えば中央のメモリマット近傍の可変遅延回路３０Ｃと
メモリアレイ端部のメモリマット近傍の可変遅延回路３
０Ｅとを比較すると信号の到達は中央の可変遅延回路３
０Ｃの方が早くて可変遅延回路３０Ｅの方が遅いため、
図７（Ｂ）のように信号の伝達に差異が生じてしまう
が、メモリマットからの読出しデータは中央のメモリマ
ットからの信号の方がメモリアレイ端部のメモリマット
からの信号よりも遅延量が大きくなる。そのため、両方
の遅延量の和をとるといずれもほぼ等しくなる。その結
果、メモリ全体としてのメモリセルアクセス時間はメモ
リマットの位置にかかわらずほぼ同一とすることができ
る。
【００６９】なお、この実施例においては、プリデコー
ダ１２ｕの出力信号に基づいて立ち上がりタイミングを
可変なラッチ型アンプＬ−ＡＭＰの制御信号ＳＡＬＡＴ
を形成するようにしているが、他の回路からの信号に基
づいてラッチ型アンプＬ−ＡＭＰの制御信号ＳＡＬＡＴ
を形成することも可能である。
【００７０】また、この実施例においては、ラッチ型ア
ンプＬ−ＡＭＰの制御信号ＳＡＬＡＴの立ち上がりタイ
ミングを可変にした実施例について説明したが、制御信
号ＳＡＬＡＴに関しては、回路構成によってはパルス幅
が一定に保ってその立ち上がりタイミングと立ち上がり
タイミングを同じように変化させることで全体としての
読出し速度を速くできる場合がある。その場合には、図
５において、ワンショットパルス形成回路３２に、上記
ＮＯＲゲート回路Ｇ２１の出力信号の代わりに伝送ゲー
トＴＧ１〜ＴＧ４の信号とそれがインバータ列３２ａを
通過した信号とを入力させるように、信号パスを変更す
るだけで容易に実現できる。
【００７１】次に、上記実施例の同期型ＳＲＡＭにおけ
る製造工程からテストおよび製品完成までの手順を、図
８のフローチャートを用いて説明する。
【００７２】実施例のように構成されたメモリチップが
複数個搭載されたウェハが完成すると、先ずウェハ状態
で１回目のプローブテスト（ステップＳ１）を行ない、
動作保証すべき範囲を含んで最悪のタイミング（ラッチ
型アンプＬ−ＡＭＰの制御信号ＳＡＬＡＴの立ち上がり
タイミングを最も遅くしなければ動作しないタイミン
グ）を見つける。具体的には、各チップに印加する電源
電圧を動作保証範囲で最も低い電圧に設定して供給し、
遅延量制御回路４０のパッドＰ３の印加電圧をハイレベ
ルに固定してパッドＰ１，Ｐ２への印加電圧の組合せを
変えることにより、正しい読み出しデータが得られるタ
イミングのうち最も早いタイミングを見つける。
【００７３】次に、このタイミングとなるように遅延量
設定回路５０のヒューズＦ１，Ｆ２を加工してやる（ス
テップＳ２）。すなわち、パッドＰ１，Ｐ２への印加電
圧とヒューズＦ１，Ｆ２の状態と可変遅延回路３０にお
ける遅延時間との間に表１に示すような関係がある場合
において、例えば、パッドＰ１，Ｐ２をそれぞれロウレ
ベルに設定して遅延時間を０．１ｎＳに設定したときに
最も早いタイミングが得られたとすると、ヒューズＦ
１，Ｆ２を共に“非切断状態”にする。これによって、
このチップで得られる最も高速なメモリセルアクセス時
間を実現することが出来る。なお、このときパッドＰ１
〜Ｐ３はテスト時にプローブによって電圧を印加しない
限り、プルダウン抵抗Ｒ１〜Ｒ３の作用によりロウレベ
ルに固定されるため、その後チップがパッケージに封止
された状態ではロウレベルにされ、表１の条件（Ｐ３＝
“Ｌ”）が満たされることとなる。
【００７４】一方、パッドＰ１をロウレベル、パッドＰ
２をハイレベルに設定して遅延時間を０．３ｎＳに設定
したときに最も早いタイミングが得られたとすると、ヒ
ューズＦ１を“非切断状態”、Ｆ２を “切断状態”に
する。また、パッドＰ１をハイレベル、パッドＰ２をロ
ウレベルに設定して遅延時間を０に設定したときに最も
早いタイミングが得られたとすると、ヒューズＦ１を
“切断状態”、Ｆ２を“非切断状態”にする。さらに、
パッドＰ１，Ｐ２をそれぞれハイレベルに設定して遅延
時間を０．２ｎＳに設定したときに最も早いタイミング
が得られたとすると、ヒューズＦ１，Ｆ２を共に“切断
状態”にする。
【００７５】その後、ヒューズへのプログラムが確実に
行なえたかを検査するため、プローブによる２回目のウ
ェハテストを行なう（ステップＳ３）。しかる後、ウェ
ハを裁断してチップが切り出されテストに合格したチッ
プのみパッケージに組み立てられる（ステップＳ４）。
次に、組み立て品をエージング装置などで選別試験（ス
テップＳ５）を行ない製品の完成となる。
【００７６】以上、メモリセルアクセス時間を短縮する
ため、ラッチ型アンプＬ−ＡＭＰの制御信号ＳＡＬＡＴ
の立ち上がりタイミングを可変にしたメモリの実施例を
説明したが、サイクル時間も短縮するにはワード線非選
択時刻すなわちワード線の立ち下がりタイミングを調整
する必要がある。ただし、ワード線の立ち下がりタイミ
ングは通常の場合、センスアンプ読み出しが終了した時
刻に律速されて、それ以上以前に設定することはできな
い。従って、センスアンプのラッチ時刻を早める調整
と、ワード線の非選択時刻を早める調整は連動して行う
ことが出来る。
【００７７】つまり、図５の可変遅延回路３０で得られ
る遅延信号（例えば伝送ゲートＴＧ１〜ＴＧ４の出力側
の信号）をワードドライバに供給してワード線の立ち下
がりタイミングをセンスアンプのラッチタイミングに連
動させるようにすればよい。この場合、センスアンプの
ラッチ時刻からワード線の非選択時刻までのマージンは
設計によって固定されるが、メモリセル電流が増大する
ことによりラッチ時刻が前後する変動は自動的にワード
線の非選択時刻を変化させることになり、一つのパラメ
ータの調整のみでメモリセルアクセス時間の短縮と、サ
イクル時間の短縮を同時に達成することが出来るという
メリットある。しかも、このように可変遅延回路３０を
共用してワード線の立ち下がりタイミングをセンスアン
プのラッチタイミングに連動させることにより、可変遅
延回路の回路規模、テスト時の入力に必要なパッドの
数、遅延設定用ヒューズの数等を削減することにより、
チップ面積を小さく出来、コストを低減できるというメ
リットが生まれる。
【００７８】次に、サイクル時間を短縮するためワード
線の立ち下がりタイミングをラッチ型アンプＬ−ＡＭＰ
のラッチタイミングとは独立に可変にしたメモリの実施
例を、図９および図１０を用いて説明する。なお、図９
および図１０の実施例においては、前記第１の実施例と
同様にラッチ型アンプＬ−ＡＭＰの制御信号ＳＡＬＡＴ
の立ち上がりタイミングも可変に構成されている。これ
については重複した説明を省略し、異なる部分について
説明する。
【００７９】ワード線の非選択時刻、あるいはワード線
の選択期間の調整は、ビット線のリカバリに関係する。
ワード線の非選択時刻が遅く、選択期間が長くなると、
メモリセルからは前回の読み出しデータが遅い時刻まで
出力されていることになり、次回の読み出し動作に干渉
し、次回の読み出しを遅くしたり、次回の読み出しを誤
動作させるため、ワード線が選択レベルにされている時
間は出来るだけ短い方が良い。しかし、ワード線選択期
間が短かすぎると正しいデータが読み出せない、あるい
は書き込めない等の不具合が生じることになる。
【００８０】ワード線の選択時間がメモリのサイクル時
間を律速するとは、ワード線の選択時間と最低限必要な
非選択時間とを加算した時間がサイクル時間を超えるこ
とにより正常な動作をしなくなる状況が発生することを
指す。従ってメモリ内部のタイミング調整時にワード線
の選択時間を動作するぎりぎりの時間にまで短縮すれ
ば、この時得られるサイクル時間がそのメモリにより得
られる最小のサイクル時間となることが判る。図９の実
施例は、このワード線の選択時間を調整できるようにし
た実施例である。
【００８１】図９に示されているように、この第２の実
施例においては、アドレスレジスタ１１ｕとアドレスの
プリデコーダ１２ｕとの間に可変パルス形成回路７０が
設けられており、この可変パルス形成回路７０によって
プリデコーダ１２ｕに供給される内部アドレス信号の立
ち下がりが可変にされることにより、パルス幅が可変な
信号が形成されるようにされている。また、この可変パ
ルス形成回路７０におけるパルス幅を変化させてメモリ
のテストを行なうための第２の遅延量制御回路４０Ｂ
と、テスト結果に基づいて決定した遅延量を設定するた
めの第２の遅延量設定回路５０Ｂと、可変パルス形成回
路７０に対する制御信号を形成する第２の制御信号形成
回路６０Ｂとが設けられている。
【００８２】上記可変パルス形成回路７０は第１の実施
例において説明した図５に示されている可変遅延回路３
０とほぼ同一の構成を有する回路であり、第２の遅延量
制御回路４０Ｂと第２の遅延量設定回路５０Ｂと第２の
制御信号形成回路６０Ｂは、それぞれ第１の実施例にお
いて説明した図５に示されている遅延量制御回路４０、
遅延量設定回路５０、制御信号形成回路６０とほぼ同一
の構成を有する回路である。
【００８３】なお、上述したように、この第２の実施例
においても、第１の実施例と同様にラッチ型アンプＬ−
ＡＭＰの制御信号ＳＡＬＡＴの立ち上がりタイミングも
可変に構成されているため可変遅延回路３０Ａとそれを
制御するための遅延量制御回路４０Ａ、遅延量設定回路
５０Ａ、制御信号形成回路６０Ａを備えている。図９に
おける可変遅延回路３０Ａ、遅延量制御回路４０Ａ、遅
延量設定回路５０Ａ、制御信号形成回路６０Ａは、図５
に示されている遅延量制御回路４０、遅延量設定回路５
０、制御信号形成回路６０と全く同一の構成を有する回
路である。これらの回路を省略してワード線の立ち下が
りタイミングのみ可変に構成しても良く、そのようにし
てもある程度はサイクル時間を短くすることができる。
【００８４】本実施例の同期型ＳＲＡＭにおいては、図
１０に示すように、アドレスレジスタ１１ｕの出力信号
に基づいてプリデコーダ１２ｕへの入力信号の立ち下が
りタイミングを可変にしているため、プリデコーダ１２
ｕの出力信号によって決定されるワード線の立ち下がり
タイミングを、遅延量制御回路４０ＢのパッドＰ１〜Ｐ
３への印加電圧または遅延量設定回路５０Ｂのヒューズ
へのプログラムによって変えてやることができる。従っ
て、図８のフローチャートに従って説明したラッチ型ア
ンプＬ−ＡＭＰの制御信号ＳＡＬＡＴの立ち上がりタイ
ミングの調整と同様の手順で、先ずウェハのプローブテ
ストでサイクル時間を最も短くできるワード線の立ち下
がりタイミングを決定し、そのタイミングとなるように
遅延量設定回路５０Ｂのヒューズの状態を決定してプロ
グラムしてやればよい。
【００８５】図１１には本発明を適用した同期型ＳＲＡ
Ｍの第３の実施例が示されている。この第３実施例は、
図９に示されている第２の実施例において、アドレスレ
ジスタ１１ｕとアドレスのプリデコーダ１２ｕとの間に
設けられている可変パルス形成回路７０の代わりにこれ
と同様な回路をプリデコーダ１２ｕの出力側に設けたも
のである。この実施例においては、可変パルス形成回路
７０’によってプリデコーダ１２ｕからメインデコーダ
＆ワードドライバに供給される信号の立ち下がりが可変
にされることにより、パルス幅が可変なデコード信号が
形成される。そして、この可変パルス形成回路７０’に
おけるパルス幅を変化させてメモリのテストを行なうた
めの第２の遅延量制御回路４０Ｂと、テスト結果に基づ
いて決定した遅延量を設定するための第２の遅延量設定
回路５０Ｂと、第２の制御信号形成回路６０Ｂとが設け
られている。
【００８６】この実施例の同期型ＳＲＡＭにおいては、
可変パルス形成回路７０’をプリデコーダ１２ｕの出力
側に設けているため、遅延量制御回路４０ＢのパッドＰ
１〜Ｐ３への印加電圧または遅延量設定回路５０Ｂのヒ
ューズへのプログラムによって、図１２に示すように、
プリデコーダ１２ｕの出力信号によって決定されるワー
ド線の立ち下がりタイミングを変えてやることができ
る。それによってメモリのサイクル時間を短くすること
ができる。
【００８７】なお、この実施例では、ワード線の立ち下
がりタイミングを可変な可変パルス形成回路７０’を設
けているが、メモリのサイクル時間はワード線の立ち下
がりタイミングのみならずカラムスイッチＣ−ＳＷのオ
フタイミングによっても影響を受ける。すなわち、ワー
ド線が立ち上がっておりカラムスイッチＣ−ＳＷが選択
（Ｑｙがオン）状態にあると、ビット線の信号がコモン
ビット線に出力され、コモンビット線のリカバリを妨げ
ることになるため、カラムスイッチをオフさせるタイミ
ングを調整することにより、リカバリを高速化し延いて
はサイクル時間を高速化することが出来る。
【００８８】従って、カラムスイッチのＭＯＳＦＥＴ
Ｑｙ１，Ｑｙ２を制御するＹデコード信号Ｙｉの立ち下
がりタイミングを変えてやる可変遅延回路を設けるよう
にしてもよい。その場合、ワード線の立ち下がりタイミ
ングとは独立に調整できるようにしても良いが、Ｙデコ
ード信号Ｙｉの立ち下がりタイミングは、ワード線の立
ち下がりタイミングと同様な傾向で調整してやれば良い
ので、遅延回路等の大幅な増大を回避するため、遅延量
制御回路４０Ｂ、遅延量設定回路５０Ｂおよび制御信号
形成回路６０Ｂは共通に用いるように構成することがで
きる。
【００８９】図１３には本発明を適用した同期型ＳＲＡ
Ｍの第４の実施例が示されている。この第４実施例は、
図１１に示されている第３の実施例と同様に、プリデコ
ーダ１２ｕの出力側に可変パルス形成回路７０”を設
け、この可変パルス形成回路７０”によってデータの読
み出し時と書き込み時とでワード線の立ち下がりタイミ
ングを変えるようにしたものである。すなわち、ＳＲＡ
Ｍにおいて書き込み動作後のビット線と読み出し動作後
のビット線の状態は大きく異なっており、書き込み動作
後のビット線はメモリセルへの書き込みのためにメモリ
セルの電源電圧を例えば1.8Ｖや2.5Ｖ等のＣＭＯＳ論理
のフル振幅に駆動させることが必要である。それに対し
て、読み出しの場合には比較的小さな振幅しかビット線
には現れない。従って、その後のリカバリすなわち次回
の読み出し等の動作に備える準備期間には、書き込み動
作後の方が読出し動作後よりも長い時間を必要とするの
が通常である。
【００９０】これに対して読み出し時にはメモリセルの
比較的小さな読み出し電流により振幅が広がるのを待つ
ことになるため、読み出し動作時の方が書き込み動作時
よりも長いワード線選択時間が必要となる。従って、書
き込み動作時には、ワード線選択時間を読み出し動作時
に比べて短くし、そのかわりリカバリに必要なイコライ
ズの時間を長くし、また、読み出し動作時にはワード線
信号の幅は書き込み動作時に比べて長くし、その代わり
より少ない時間で済むリカバリ時間を短く設定すれば、
全体として必要なサイクル時間を短縮することが出来
る。すなわち、読み出し時のワード線選択時間と書き込
み時のワード線選択時間を別個に調整することが出来る
ようにすれば、最もサイクル時間を短縮することが出来
る。
【００９１】そこで、この第４の実施例においては、可
変パルス形成回路７０”に、データの読出しか書込みか
を示す制御信号／ＷＥをバッファ２１ｕを介して供給し
て、図１４に示すように、データの読み出し時と書き込
み時とでワード線のパルス幅（選択時間）を変えるよう
にしている。また、読出し時と書込み時とで、それぞれ
別個にワード線のパルス幅を調整できるようにするた
め、リード用の第２の遅延量制御回路４０Ｂ、第２の遅
延量設定回路５０Ｂ、第２の制御信号形成回路６０Ｂの
他に、これらと同様な機能をそれぞれ有するライト用の
第３の遅延量制御回路４０Ｃと、第３の遅延量設定回路
５０Ｃと、第３の制御信号形成回路６０Ｃとが設けられ
ている。
【００９２】なお、ワード線の選択時間はデータの読み
出し時よりも書き込み時の方が短くて済むが、ビット線
やセンスアンプ回路のリカバリ時間はデータの読み出し
時よりも書き込み時の方が長くする必要があるため、ト
ータルの時間すなわちサイクル時間はデータの読み出し
時も書き込み時もほぼ同じになる。そこで、この実施例
では図１４に示すように、データの読み出し時も書き込
み時もサイクル時間は等しくし、ワード線のパルス幅
（選択時間）のみ読み出し時よりも書き込み時の方を短
くするとともに、ビット線やセンスアンプ回路のイコラ
イズ開始タイミングすなわちイコライズ用ＭＯＳＦＥＴ
Ｑｅ１，Ｑｅ２を制御する信号ＢＬＥＱ，ＳＡＥＱの
立ち下がりタイミングを、読み出し時よりも書き込み時
の方が早くなるようにしている。
【００９３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００９４】例えば、前記実施例では、メモリアレイ１
０内のワード線やイコライズ信号およびセンスアンプＳ
Ａ（１３）内の各種信号のタイミングを調整する場合を
例にとって説明したが、図１に示すような同期型半導体
メモリでは、入力レジスタ１６や１９のセットアップ、
ホールド特性を、上記実施例と同様な方法を用いて調整
できるように構成することも可能である。すなわち、入
力レジスタ１６や１９に供給されるクロック信号のタイ
ミングを調整することにより、チップが完成した後でも
ウェハの段階でセットアップ特性やホールド特性を変化
させられることで、同一のチップでありながら別々の外
部仕様に対応させることが可能となるというメリットが
得られる。
【００９５】さらに、図１のような同期型半導体メモリ
においては、出力レジスタ１４に供給されるクロックの
タイミングを、上記実施例と同様な方法を用いて調整で
きるように構成することも可能である。これによって、
チップが完成した後でもウェハの段階で出力レジスタ特
性、例えば出力クロックアクセス時間（外部クロックが
入力されてからデータを出力するまでの時間）を変化さ
せることで、同一のチップでありながら別々の外部仕様
に対応させることが可能となるというメリットが得られ
る。
【００９６】また、前記実施例では、ラッチ型アンプＬ
−ＡＭＰの制御信号ＳＡＬＡＴの立ち上がりタイミング
を可変な可変遅延回路３０を設けているが、メモリセル
アクセス時間はラッチ型アンプＬ−ＡＭＰの制御信号Ｓ
ＡＬＡＴの立ち上がりタイミングのみならずビット線の
イコライズ用ＭＯＳＦＥＴ Ｑｅ１やセンスアンプのイ
コライズ用ＭＯＳＦＥＴ Ｑｅ２のイコライズ開始タイ
ミングによっても影響を受ける。すなわち、ビット線Ｂ
Ｌやセンスアンプ回路ＳＡ、その後段のデータパス等の
イコライズは、ある読み出し動作が終了した後直ちに開
始すべきである。これにより、次回の読み出し動作に対
する影響を最小限に押さえることが可能になり、結果的
により短いサイクル時間で動作することが出来ることに
なる。
【００９７】そこで、イコライズ用のＭＯＳＦＥＴ Ｑ
ｅ１，Ｑｅ２の制御信号ＢＬＥＱやＳＡＥＱの立ち下が
りタイミングを変えてやる可変遅延回路も設けるように
してもよい。その場合、それらの制御信号ＢＬＥＱやＳ
ＡＥＱの立ち下がりタイミングは、センスアンプの動作
タイミングに律速されるので、ラッチ型アンプＬ−ＡＭ
Ｐの制御信号ＳＡＬＡＴの立ち上がりタイミングと同様
な傾向で調整してやれば良い。従って、例えば図４の実
施例では、イコライズ制御信号ＢＬＥＱ，ＳＡＥＱの立
ち下がりタイミングの可変遅延回路に関しては遅延量制
御回路４０、遅延量設定回路５０および制御信号形成回
路６０を共通に用いるように構成することができる。
【００９８】また、より厳密には、ビット線のイコライ
ズ制御信号ＢＬＥＱの立ち下がりタイミングに関しては
ワード線の立ち下がりタイミングと同様な傾向で調整
し、センスアンプのイコライズ制御信号ＢＬＥＱの立ち
下がりタイミングに関してはラッチ型アンプＬ−ＡＭＰ
の制御信号ＳＡＬＡＴの立ち上がりタイミングと同様な
傾向で調整してやるのが望ましい。従って、例えば図９
や図１１の実施例では、ビット線のイコライズ制御信号
ＢＬＥＱの立ち下がりタイミングの可変遅延回路に関し
てはワード線用の遅延量制御回路４０Ｂ、遅延量設定回
路５０Ｂおよび制御信号形成回路６０Ｂを共通に用い、
センスアンプのイコライズ制御信号ＳＡＥＱの立ち下が
りタイミングの可変遅延回路に関してはラッチ型アンプ
Ｌ−ＡＭＰの制御信号ＳＡＬＡＴ用の遅延量制御回路４
０Ａ、遅延量設定回路５０Ａおよび制御信号形成回路６
０Ａを共通に用いるように構成することができる。
【００９９】さらに、ビット線、センスアンプ、その後
段のデータパス等のイコライズ終了時刻は、通常は次回
の読み出しが開始する前に設定されるが、例えばセンス
アンプのオフセット等が大きい場合等はイコライズ終了
を遅らせた方がセンスアンプの動作時間が高速化される
ことがある。そこで、この様な場合に、イコライズ制御
信号ＢＬＥＱやＳＡＥＱの立ち上がりタイミングを変え
てやる可変遅延回路を設けて、イコライズ終了タイミン
グを調整することにより、センスアンプの動作を高速化
させ、メモリのアクセス時間を短縮させることも可能で
ある。
【０１００】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるクロッ
ク同期型スタティックＲＡＭに適用した場合について説
明したが、この発明はそれに限定されるものでなく、通
常のスタティックＲＡＭやダイナミック型ＲＡＭその他
の半導体メモリおよびメモリを搭載した半導体集積回路
に広く利用することができる。
【０１０１】図１５には、メモリ内蔵半導体集積回路の
一例としてのマイクロコンピュータの概略構成が示され
ている。
【０１０２】図１５において、ＣＰＵはプログラムの命
令を順次読み込んで解読し各種演算やデータ処理を行な
ってチップ全体の制御を司る中央処理ユニット、ＦＬＡ
ＳＨはＣＰＵが実行する上記プログラムや各種データが
格納されるフラッシュメモリ、ＣＡＣＨＥは図１に示さ
れているような同期型ＳＲＡＭなどからなり中央処理ユ
ニットＣＰＵとフラッシュメモリＦＬＡＳＨとの間のバ
ッファメモリとして機能するキャッシュメモリ、Ｃ−Ｃ
ＯＮＴは中央処理ユニットＣＰＵから出力されたアドレ
スとタグアドレスとの比較やデータブロックの置換など
キャッシュメモリに関する制御を行なうキャッシュコン
トローラ、ＢＵＳは上記中央処理ユニットＣＰＵとフラ
ッシュメモリＦＬＡＳＨ、キャッシュメモリＣＡＣＨ
Ｅ、キャッシュコントローラＣＡＣＣ間を接続するバス
である。
【０１０３】なお、図１５には示されていないが、シン
グルチップマイコンのようなマイクロコンピュータの場
合には、上記回路ブロックの他に、バスの占有権の制御
等を行なうバスコントローラや内部のメモリと外部のメ
モリ等との間のＤＭＡ（ダイレクトメモリアクセス）転
送を制御するＤＭＡ転送制御回路、ＣＰＵに対する割込
み要求の発生および優先度を判定して割り込みをかける
割込み制御回路、外部装置との間でシリアル通信を行な
うシリアルコミュニケーションインタフェース回路、各
種タイマ回路、アナログ信号とディジタル信号の変換を
行なうＡ／Ｄ変換回路、システム監視用のウォッチドッ
グタイマ、システムの動作に必要なクロック信号を発生
する発振器などが必要に応じて設けられる。図１５に示
されているようなフラッシュメモリを有するＬＳＩにお
いては、前記実施例で説明したセンスアンプ回路の活性
化タイミング等を調整する遅延量設定回路内のヒューズ
素子の代わりにフラッシュメモリを構成する不揮発性記
憶素子と同一の素子を用いるようにするのが、プロセス
上望ましい。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【０１０５】すなわち、本発明に従うと、メモリセルア
クセス時間やサイクル時間を短縮し、半導体メモリの高
速化を達成することができる。また、データの読出しと
書き込みが可能な半導体メモリにおいて、データ読出し
時とデータ書込み時のサイクル時間をそれぞれ別個に最
適化できるようにしてリードサイクルとライトサイクル
の両方の高速化を達成することができるという効果が得
られる。
【図面の簡単な説明】
【図１】本発明を適用して好適なクロック同期型スタテ
ィックＲＡＭの一実施例を示すブロック図である。
【図２】本発明に係るセンスアンプ回路の一実施例を示
す回路構成図である。
【図３】実施例の同期型ＳＲＡＭのデータ読出し動作時
における信号の変化を示すタイムチャートである。
【図４】本発明を適用したクロック同期型スタティック
ＲＡＭの概略構成例を示すブロック図である。
【図５】本発明を適用したクロック同期型スタティック
ＲＡＭにおけるタイミングを調整する回路の具体例を示
す回路構成図である。
【図６】本発明を適用したクロック同期型スタティック
ＲＡＭにおけるタイミングを調整する回路のうち可変遅
延回路の配置例を示すレイアウト説明図である。
【図７】可変遅延回路の配置例を工夫した場合としない
場合における信号のタイミングの差異を示すレイアウト
説明図である。
【図８】本発明を適用した同期型ＳＲＡＭにおける製造
工程からテストおよび製品完成までの手順を示すフロー
チャートである。
【図９】本発明を適用した同期型ＳＲＡＭの第２の実施
例の概略構成例を示すブロック図である。
【図１０】第２の実施例の同期型ＳＲＡＭのデータ読出
し動作時における信号の変化を示すタイムチャートであ
る。
【図１１】本発明を適用した同期型ＳＲＡＭの第３の実
施例の概略構成例を示すブロック図である。
【図１２】第３の実施例の同期型ＳＲＡＭのデータ読出
し動作時における信号の変化を示すタイムチャートであ
る。
【図１３】本発明を適用した同期型ＳＲＡＭの第４の実
施例の概略構成例を示すブロック図である。
【図１４】第４の実施例の同期型ＳＲＡＭのデータ書込
み動作時および読出し動作時における信号の変化を示す
タイムチャートである。
【図１５】メモリ内蔵半導体集積回路の一例としてのマ
イクロコンピュータの概略構成を示すブロック図であ
る。
【図１６】従来の同期型ＳＲＡＭの概略構成例を示すブ
ロック図である。
【符号の説明】 １０ メモリアレイ １１ アドレスレジスタ回路 １２ アドレスデコーダ回路 １３ センスアンプ列 １３Ａ，１３Ｂ 動増幅回路 １４ 出力レジスタ １５ 出力バッファ １６ 入力レジスタ １７ ライトバッファ １８ クロックバッファ １９ 制御レジスタ ２０ タイミング制御回路 ３０ 可変遅延回路 ４０，４０Ａ，４０Ｂ，４０Ｃ 遅延量制御回路 ５０，５０Ａ，５０Ｂ，５０Ｃ 遅延量制御回路 ６０，６０Ａ，６０Ｂ，６０Ｃ 遅延制御信号形成回路 ７０，７０’，７０” 可変パルス形成回路 ＢＬ，／ＢＬ ビット線対 Ｃ−ＳＷ カラムスイッチ ＳＡ センスアンプ Ｃ−ＡＭＰ カレントミラー型アンプ部 Ｌ−ＡＭＰ ラッチ型アンプ部 Ｑｅ１，Ｑｅ２ イコライズ用ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｔ Ａ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルがマトリックス状に配
    置され、同一行のメモリセルの選択端子が共通に接続さ
    れた複数のワード線と、同一列のメモリセルのデータ入
    出力端子が共通に接続された複数のビット線を備えたメ
    モリアレイと、該メモリアレイ内の互いに対をなすビッ
    ト線の電位を増幅するセンスアンプ回路とを有する半導
    体記憶装置において、上記ワード線の選択状態から非選
    択状態への切換えタイミングを調整可能な可変遅延回路
    及び該可変遅延回路における遅延量を設定する遅延量設
    定手段を備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 上記ワード線の選択状態から非選択状態
    への切換え後、上記ワード線の次の選択状態への切換え
    前に、上記互いに対をなすビット線を同電位にするため
    のイコライズ手段と、該イコライズ手段によるイコライ
    ズ開始タイミングを調整するための第２の可変遅延回路
    とを備え、該第２の可変遅延回路における遅延量の設定
    は、上記ワード線の選択状態から非選択状態への切換え
    タイミングを調整可能な可変遅延回路における遅延量の
    設定に連動して行なわれるように構成されていることを
    特徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 上記センスアンプ回路の活性化タイミン
    グを調整可能な第３の可変遅延回路及び該可変遅延回路
    における遅延量を設定する第２の遅延量設定手段とを備
    えていることを特徴とする請求項１または２に記載の半
    導体記憶装置。
  4. 【請求項４】 上記センスアンプ回路は、上記ビット線
    対の電位差を増幅し保持可能な正帰還型の増幅回路を含
    み、上記センスアンプ回路の活性化タイミングは上記正
    帰還型の増幅回路のラッチタイミングであることを特徴
    とする請求項３に記載の半導体記憶装置。
  5. 【請求項５】 上記センスアンプ回路は、上記ビット線
    対の電位差を増幅する差動型の増幅回路と、該差動型の
    増幅回路で増幅された信号を増幅し保持可能な正帰還型
    の増幅回路と、上記差動型の増幅回路の差動出力を同電
    位にするためのイコライズ手段と、該イコライズ手段に
    よるイコライズ開始タイミングを調整するための第４の
    可変遅延回路とを備えていることを特徴とする請求項４
    に記載の半導体記憶装置。
  6. 【請求項６】 上記該第４の可変遅延回路における遅延
    量の設定は、上記センスアンプ回路の活性化タイミング
    を調整可能な第３の可変遅延回路における遅延量の設定
    に連動して行なわれるように構成されていることを特徴
    とする請求項５に記載の半導体記憶装置。
  7. 【請求項７】 複数のメモリセルがマトリックス状に配
    置され、同一行のメモリセルの選択端子が共通に接続さ
    れた複数のワード線と、同一列のメモリセルのデータ入
    出力端子が共通に接続された複数のビット線を備えたメ
    モリアレイと、該メモリアレイ内の互いに対をなすビッ
    ト線の電位を増幅するセンスアンプ回路とを有し、上記
    メモリアレイはそれぞれセンスアンプ回路を有する複数
    のメモリマットにより構成されている半導体記憶装置に
    おいて、上記センスアンプ回路の活性化タイミングを調
    整可能な可変遅延回路が各メモリマットに対応してそれ
    ぞれメモリマットの近傍に設けられているとともに、こ
    れらの可変遅延回路における遅延量を設定する共通の遅
    延量設定手段を備えたことを特徴とする半導体記憶装
    置。
  8. 【請求項８】 上記センスアンプ回路は、上記ビット線
    対の電位差を増幅し保持可能な正帰還型の増幅回路を含
    み、上記センスアンプ回路の活性化タイミングは上記正
    帰還型の増幅回路のラッチタイミングであることを特徴
    とする請求項７に記載の半導体記憶装置。
  9. 【請求項９】 上記センスアンプ回路は、上記ビット線
    対の電位差を増幅する差動型の増幅回路と、該差動型の
    増幅回路で増幅された信号を増幅し保持可能な正帰還型
    の増幅回路と、上記差動型の増幅回路の差動出力を同電
    位にするためのイコライズ手段と、該イコライズ手段に
    よるイコライズ開始タイミングを調整するための第２の
    可変遅延回路とを備えていることを特徴とする請求項８
    に記載の半導体記憶装置。
  10. 【請求項１０】 上記該第２の可変遅延回路における遅
    延量の設定は、上記センスアンプ回路の活性化タイミン
    グを調整可能な可変遅延回路における遅延量の設定に連
    動して行なわれるように構成されていることを特徴とす
    る請求項９に記載の半導体記憶装置。
  11. 【請求項１１】 上記ワード線の選択状態から非選択状
    態への切換えタイミングを調整可能な第３の可変遅延回
    路及び該可変遅延回路における遅延量を設定する第２の
    遅延量設定手段と備えたことを特徴とする請求項１０に
    記載の半導体記憶装置。
  12. 【請求項１２】 上記ワード線の選択状態から非選択状
    態への切換え後、上記ワード線の次の選択状態への切換
    え前に、上記互いに対をなすビット線を同電位にするた
    めのイコライズ手段と、該イコライズ手段によるイコラ
    イズ開始タイミングを調整するための第４の可変遅延回
    路とを備え、該第４の可変遅延回路における遅延量の設
    定は、上記ワード線の選択状態から非選択状態への切換
    えタイミングを調整可能な可変遅延回路における遅延量
    の設定に連動して行なわれるように構成されていること
    を特徴とする請求項１１に記載の半導体記憶装置。
  13. 【請求項１３】 複数のメモリセルがマトリックス状に
    配置され、同一行のメモリセルの選択端子が共通に接続
    された複数のワード線と、同一列のメモリセルのデータ
    入出力端子が共通に接続された複数のビット線を備えた
    メモリアレイと、該メモリアレイ内の互いに対をなすビ
    ット線の電位を増幅するセンスアンプ回路とを有する半
    導体記憶装置において、上記ワード線の選択期間を調整
    可能な可変パルス形成回路と、データ読出し時における
    前記可変パルス形成回路によるパルス幅を設定する第１
    の遅延量設定手段と、データ書込み時における上記可変
    パルス形成回路によるパルス幅を設定する第２の遅延量
    設定手段とを備えたことを特徴とする半導体記憶装置。
  14. 【請求項１４】 上記ワード線の選択状態から非選択状
    態への切換え後、上記ワード線の次の選択状態への切換
    え前に、上記互いに対をなすビット線を同電位にするた
    めのイコライズ手段と、該イコライズ手段によるイコラ
    イズ開始タイミングを調整するための可変遅延回路とを
    備え、該可変遅延回路における遅延量の設定は、上記可
    変パルス形成回路によるパルス幅を設定する第１の遅延
    量設定手段または第２の遅延量設定手段における遅延量
    の設定に連動して行なわれるように構成されていること
    を特徴とする請求項１３に記載の半導体記憶装置。
  15. 【請求項１５】 上記センスアンプ回路の活性化タイミ
    ングを調整可能な第２の可変遅延回路及び該可変遅延回
    路における遅延量を設定する第３の遅延量設定手段とを
    備えていることを特徴とする請求項１３または１４に記
    載の半導体記憶装置。
  16. 【請求項１６】 請求項１〜１５に記載の記憶装置と該
    記憶装置からのデータの読出しおよび書込みのための動
    作に関する処理を行なう制御装置とが同一半導体チップ
    上に搭載されてなることを特徴とする半導体集積回路。
  17. 【請求項１７】 上記記憶装置はキャッシュメモリであ
    り、上記制御装置は中央処理ユニットであることを特徴
    とする請求項１６に記載の半導体集積回路。
  18. 【請求項１８】 複数のメモリセルがマトリックス状に
    配置され、同一行のメモリセルの選択端子が共通に接続
    された複数のビット線を備えたメモリセルアレイと、該
    メモリセルアレイ内の互いに対をなすビット線の電位を
    増幅するセンスアンプ回路とを有する半導体記憶装置に
    おいて、 該メモリセルに貯えられたデータを読み出すデータバス
    の電位をデータ読み出しの直前の直ちに別の読み出しが
    可能な状態に戻すリカバリ動作を開始するタイミングを
    調整可能な可変遅延回路及び該可変遅延回路における遅
    延量を設定する遅延量設定手段を備えたことを特徴とす
    る半導体記憶装置。
  19. 【請求項１９】 複数のワード線と、複数のビット線
    と、前記複数のワード線と前記複数のビット線に結合さ
    れた複数メモリセルとを含むメモリアレイと、 上記複数のビット線に結合された増幅回路と、 第１制御信号を受け、該第１制御信号に基づいて上記ワ
    ード線が選択状態から非選択状態に変化するタイミング
    を可変に制御する第１回路と、 上記第１制御信号を保持し出力する第２回路とを含む半
    導体装置。
  20. 【請求項２０】 第２制御信号を受け、該第２制御信号
    に基づいて上記増幅回路の動作タイミングを可変に制御
    する第３回路と、 上記第２制御信号を保持し出力する第４回路とを含む請
    求項１８に記載の半導体装置。
  21. 【請求項２１】 複数の第１ワード線と、複数の第１ビ
    ット線と、前記複数の第１ワード線と前記複数の第１ビ
    ット線に結合された複数の第１メモリセルとを含む第１
    メモリアレイと、 複数の第２ワード線と、複数の第２ビット線と、前記複
    数の第２ワード線と前記複数の第２ビット線に結合され
    た複数の第２メモリセルとを含む第２メモリアレイと、 上記複数の第１ビット線に結合された第１増幅回路と、 上記複数の第２ビット線に結合された第２増幅回路と、 制御信号を受け、上記制御信号に基づいて上記第１増幅
    回路の動作タイミングを可変に制御する第１回路と、 上記制御信号を受け、上記制御信号に基づいて上記第２
    増幅回路の動作タイミングを可変に制御する第２回路
    と、 上記制御信号を保持し出力する第３回路とを含む半導体
    装置。
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