JP4672116B2 - プログラマブル遅延を利用しアドレス・バッファを制御するメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ・システムに関し、更に特定すれば、ゼロ復帰方式(return to zero scheme)のためにリセット信号をアドレス・バッファに発生し、高速化および電力低減を図るプログラマブル遅延に関するものである。
【０００２】
【従来の技術】
ある種のメモリ・システムにおいて小さなビット・ライン電圧差を検出するために、ダイナミック・センシング(dynamic sensing)が一般に用いられている。例えば、同期ランダム・アクセス・メモリ（ＳＲＡＭ:synchronous random access memory）は、一般にダイナミック・センシングを用いている。ダイナミック・センシングは、典型的に、ダイナミック増幅器を用いて実施し、次のセンシング・イベントの前にプリチャージする必要がある。したがって、次のセンシング・イベントに備えるために、ダイナミック増幅器をプリチャージするリセット信号が必要となる。リセット信号を発生するために用いられている共通の方法は、アドレスの全てを０に戻すことであり、ゼロ復帰（ＲＴＺ:return to zero）方式とも呼ばれている。リセット信号は、プリデコーダおよびダイナミック検出増幅器の全てをリセットするために用いられる。典型的なＲＴＺ方式では、各アドレス・バッファは、２つの信号、即ち、真のアドレス信号およびその二進相補信号をバッファする。真のアドレス信号および相補アドレス信号の全ては、リセットを実行するために０に戻される。
【０００３】
ＲＴＺ方式の１つに、外部クロックの立ち下がりエッジをリセット・イベントとして用いるものがある。しかしながら、外部クロックに頼ることは問題であり、メモリ・チップを用いる設計者に、入力クロック信号に対して特定のタイミング要件を満たすように強制することになる。外部クロック信号が低いデューティ・サイクルを有し、したがって「オン」パルスが短い場合、立ち下がりエッジの到達が早すぎ、その後にメモリ・アレイのビット・ラインが検出されるという可能性がある。したがって、メモリ素子は、リセットが早すぎると、誤動作を生ずる。一方、外部クロック信号が比較的高いデューティ・サイクルを有する場合、素子は比較的遅くリセットすることにより、不必要に電力使用が増大する。
【０００４】
別のＲＴＺ方式に、自己計時パルス(self-timed pulse)の使用がある。自己計時パルスの幅は、しかしながら、温度，電源および種々のプロセスによって変動する。したがって、自己計時パルスの幅が小さすぎる場合、データを検出する前に、アドレス・バッファがリセットするのが早過ぎる可能性がある。逆に、パルス幅が広すぎると、最少サイクル時間が不必要に長くなる。自己計時パルスの電圧および温度依存性のために、動作の変化が生じ、周囲環境に応じてメモリのタイミングに影響が及ぶ。また、自己計時パルスはプロセスに依存し、任意のタイミング値が選択される。選択されたタイミング期間が短すぎると、製造プロセスにおいて歩留まりの著しい損失が生ずる。選択されたタイミング期間が長すぎると、サイクル・タイムおよび不必要な電力消費の著しい増大が生ずる。
【０００５】
ダイナミック増幅器を検出するために別個の制御信号を形成しようとすると、状況は一層悪化する。何故なら、アドレスのリセットとダイナミック増幅器のイネーブルとの間には追跡機構がないからである。
【０００６】
【発明が解決しようとする課題】
したがって、リセットおよび等化に最大の時間を許しつつ、電力を低減し、サイクル・タイムを改善する新たなＲＴＺ方式が望まれている。また、種々の温度、電源レベルおよびプロセスの変動があっても動作し、外部クロック仕様に依存せず、外部クロックのジッタの影響を受けないメモリ素子を提供することも望まれている。
【０００７】
【発明の実施の形態】
図１は、本発明にしたがって実施したメモリ素子１００の代表的部分のブロック図である。メモリ素子１００は、当業者には既知のあらゆる種類の集積回路（ＩＣ）またはパッケージにも実施可能である。図示のメモリ素子１００は、約３３３メガヘルツで動作する８メガビットのレイト・ライト同期(late write synchrous)スタティックＲＡＭ（ＳＲＡＭ）素子である。しかしながら、本発明は、あらゆるサイズおよび速度のあらゆる種類のメモリ素子にも適用可能であることは理解されよう。
【０００８】
複数のアドレス・ビット（ＡＤＤＲｊ）がアドレス・バッファ１０２に供給され、プリデコーダ１０４への対応する複数のアドレス信号Ａｊおよびアドレス相補信号ＡＢｊをアサートする。プリデコーダ１０４は、ブロック選択アドレス信号ＡＢ，行アドレス信号ＡＲ，および列アドレス信号ＡＣを含む数組のアドレス信号をアサートする。アドレス・バッファ１０２は、纏めてＫＲ／Ｗ信号として示す、１つ以上のリード／ライト（Ｒ／Ｗ）クロック信号によって制御される。ＫＲ／Ｗ信号は、クロック制御回路（Ｋ制御）１０６によってアサートされる。外部クロック信号ＫＰＡＤおよびＲ／Ｗ制御信号ＳＳＢＰＡＤ，ＳＷＢＰＡＤはＫ制御回路１０６に供給される。Ｋ制御回路１０６は、遅延回路１０８を含む。遅延回路１０８は、ヒューズ回路（ｆｕｓｅ ｃｉｒｃｕｉｔ）１１０から発生するマルチビット遅延コードを受信する。マルチビット遅延コードを纏めて示しＤＣ信号と呼ぶことにする。図示の具体的な実施例では、１８個のＡＤＤＲｊアドレス信号があるので、ｊは１から１８まで変化する。しかしながら、本発明は、あらゆる数のアドレス・ビットにも適用可能であることは理解されよう。
【０００９】
ＡB，ＡR，ＡC，ＤＣ信号は、メモリ素子１００のブロック回路１１２に供給される。図示するのは１つのブロック回路１１２のみであるが、メモリ素子１００は、複数のかかるブロック回路１１２を含み、特定サイズのメモリ素子１００を実施することができる。例えば、一実施例では、メモリ素子１００は、オクタント(octant)と呼ぶと便利な、８つのデータ・アレイを含み、各オクタントは、データ・ブロック１１２と同様なデータ・ブロックを３２個含む。メモリ素子１００のいずれの所与のアクセスにおいても、８つのオクタントの内４つが、９ビットのデータを供給し、各々合計で３６ビットとなる。したがって、４つの選択されたデータ・ブロックの各々は、データ・ブロック１１２と同様に、９ビットのデータを供給する。明確化の目的のため、１つのデータ・ブロック１１２のみを示す。
【００１０】
データ・ブロック１１２において、ＡB信号はブロック選択回路１２０に供給され、ブロック選択回路１２０は、別の遅延回路１２２およびワード・ライン・ドライバ（ＷＬＤＲＶ）１２４にブロック選択信号ＢＳＥＬを発生する。遅延回路１２２は、Ｋ制御回路１０６内の遅延回路１０８と機能が類似しており、ヒューズ回路１１０からＤＣ信号を受信する。このように、遅延回路１０８，１２２は、ＤＣ信号を通じて同じ遅延コードを受信し、したがってそれらの入力および出力間に事実上ほぼ同じ量の遅延が発生する。これについては、以下で更に説明する。ＡR信号は、行選択回路１２６に供給され、対応するワード・ライン信号をワード・ライン・ドライバ１２４に発生する。ワード・ライン・ドライバ１２４は、ワード・ライン信号ＷＬを、データ・ブロック１１２内のｕ×ｖデータ・アレイ１２８に発生する。図示の実施形態では、アレイ１２８は、合計３６Ｋビットに対して７２×５１２ビットとすることが好ましく、ここでｋ＝１０２４ビットである。データ・アレイ１２８へのＷＬ信号をアサートすると、データ・アレイ１２８は、列デコーダ１３０へのＢＬで示すビット・ライン信号およびＢＬＢで示すビット・ライン相補信号をアサートする。列デコーダ１３０は、ＡCアドレス信号およびＢＳＥＬ信号を受信する。列デコーダ１３０は、ＢＬおよびＢＬＢ信号から選択を行い、ＤＬで示す対応するデータ・ライン信号およびＤＬＢで示すデータ・ライン相補信号を発生し、センス・アンプ１３２に供給する。センス・アンプ１３２は、遅延回路１２２によってアサートされたクロック制御信号ＫＡＭＰ１によって活性化される。ＫＡＭＰ１信号をアサートすると、センス・アンプ１３２は、ＤＬ，ＤＢＬ信号上のデータを検出し、ＧＤＬで示す対応のグローバル・データ・ライン信号，およびＧＤＬＢで示すそれらの相補信号を発生する。
【００１１】
Ｋ制御回路１０６内の遅延回路１０８は、ＫＰＡＤ信号のアサートに応答して発生(initiate)したＫR/Wクロック信号上のクロック・パルスの幅を判定する。遅延回路１０８は、Ｋ制御回路１０６が、アドレス・バッファ１０２へのＫR/W信号のパルス幅を制御する際に利用される。一方、これは、プリデコーダ１０４に供給されるアドレス信号Ａj／ＡＢjのパルス幅を制御する。更に、ＡB，ＡR，ＡCアドレス信号のパルス幅，およびデータ・アレイ１２８に供給されるＷＬ信号のパルス幅は、遅延回路１０８によって概略的に決定される。ＢＳＥＬ信号は、最終的に、Ｋ制御回路１０６，アドレス・バッファ１０２，プリデコーダ１０４およびブロック選択回路１２０による遅延の後、外部クロック信号ＫＰＡＤのアサートによって発生する。ＫＡＭＰ１信号は、遅延回路１２２によって遅延された後のＢＳＥＬ信号のアサートに応答して、遅延回路１２２によってアサートされる。このように、センス・アンプ１３２は、遅延回路１２２による遅延の後のＫＡＭＰ１信号に応答して活性化される。ヒューズ回路１１０は、この遅延の長さを決定するようにプログラムされている。また、データ・ブロック１１２に供給されるＡB，ＡR，ＡCアドレス信号のパルス幅，およびアドレスをデータ・アレイ１２８に供給した後のセンス・アンプ１３２の活性化は、ヒューズ回路１１０によってプログラムされる、遅延回路１０８による同一量の遅延によって総合的に制御される。したがって、センス・アンプ１３２が活性化され得られるデータをサンプルするまで、アドレス信号は必要な長さだけアサートされる。
【００１２】
メモリ素子１００を完全に処理し、対応するＩＣ上に製作し終えた後、これを検査し、そのタイミング特性を判定する。即ち、ＡＤＤＲj信号，ＳＳＢＰＡＤ，ＳＷＢＰＡＤによって、メモリ素子１００へのアドレスをアサートし、ＫＰＡＤ信号を発生して、メモリ・ブロック１１２を含むメモリ・ブロックの全てにデータを書き込み、更にメモリ・ブロックの全てからデータを読み出す。かかる検査は、種々の温度および電圧条件だけでなく、種々の周波数レベルにおいて行なうことが好ましい。データ・アレイ１２８のようなデータ・アレイがビット・ラインＢＬ，ＢＬＢおよびデータ・ラインＬＤ，ＤＬＢ上に発生するビット・ライン・データを検出し、測定する。これらの検査を行い、ＢＳＥＬ信号のアサートに応答した遅延回路１２２の適切な遅延量を判定し、センス・アンプ１３２を含む、各ブロックのセンス・アンプ全てが適切な時点に活性化されることを保証する。遅延の決定は、メモリ素子１００の全オクタントの各ブロック内における、各データ・アレイの最も遅いデータ経路を考慮に入れなければならない。このように、遅延回路１２２による適切な遅延を決定し、適切な時点でセンス・アンプ１３２へのＫＡＭＰ１信号をアサートし、データ・ラインＤＬ，ＤＬＢが十分な電圧差を有し、データ・アレイ１２８から正しいデータを検出することを保証する。一旦遅延を決定したなら、ヒューズ回路１１０内のヒューズを破断して、決定した遅延を遅延回路１２２にプログラムする。遅延回路１０８は遅延回路１２２と同様であり双方共同じＤＣ信号を受信するので、遅延回路１０８には、遅延回路１２２とほぼ同じ遅延がプログラムされる。
【００１３】
ヒューズの破断は、メモリ技術では一般的である。典型的に、メモリは、ヒューズの破断によって選択的に実施される冗長性を有する。更に、今日では、ロット番号，ウエハ上の位置，およびその他の情報に基づいて個々の集積回路を識別することも一般的となっている。この情報はＩＣ上にも置かれ、したがってヒューズの破断によってエンコードされる。このように、ヒューズの破断は、実際には、製作される各素子上で、このような場合に行なうことも可能である。メモリにおける冗長性の場合、冗長性が要求される場合のみに限られる。しかしながら、冗長性を実施する技術は非常に信頼性が高いので、ヒューズ破断技術を使用する危険性は、各素子上で実行しても、極めて低い。本明細書で説明するように、メモリ素子１００には、更に、センス・アンプ１３２を含む複数のセンス・アンプを活性化するための最短時間量を判定するための検査が行われ、データ・アレイ１２８を含む複数のデータ・アレイによる最も遅い遅延を考慮に入れる。一旦このように判定したなら、ヒューズ回路１１０を破断し、遅延回路１２２の適正な遅延を確定する。メモリ素子１００の各ブロック内には同様の種類の遅延素子も設けられているので、オクタントの全てにわたる全ての遅延素子，およびメモリ素子１００の各ブロック内にある全ての遅延素子には、同じ遅延量がプログラムされる。このように、検査後には、製造した個々のＩＣに基づいて最適な遅延量がプログラムされている。
【００１４】
図２は、メモリ素子１００の遅延回路１０８，１２２のいずれかまたは双方に使用可能な、プログラマブル遅延回路２００の一実施例の構成図である。遅延回路２００は、所定の遅延回路２０２ないし２０５，三状態型バッファ(tri-stateable buffer)２０６ないし２１３，反転器２１４ないし２１７および入力バッファ２０１を含む。入力バッファ２０１は、入力および出力反転バッファと置換することができる。バッファ２０１は、ＩＮで示す入力信号を受信し、その出力をアサートして所定の遅延回路２０２の入力および三状態型バッファ２０６の入力に供給する。所定の遅延回路２０２の出力は、三状態型バッファ２１０の入力に供給される。三状態型バッファ２１０の出力は、所定の遅延回路２０３の入力および三状態型バッファ２０７の入力に供給される。所定の遅延回路２０３の出力は、三状態型バッファ２１１の入力に供給される。三状態型バッファ２１１の出力は、所定の遅延回路２０４の入力、および三状態型バッファ２０８の入力に供給される。所定の遅延回路２０４の出力は、三状態型バッファ２１２の入力に供給される。三状態型バッファ２１２の出力は、所定の遅延回路２０５の入力および三状態型バッファ２０９の入力に供給される。所定の遅延回路２０５の出力は、三状態型バッファ２１３の入力に供給される。三状態型バッファ２１３の出力は、三状態型バッファ２０９の出力に結合され、ＯＵＴで示す出力信号を供給する。三状態型バッファ２０６の出力は、三状態型バッファ２０７の入力に供給される。三状態型バッファ２０７の出力は、三状態型バッファ２０８の入力に供給される。三状態型バッファ２０８の出力は、三状態型バッファ２０９の入力に供給される。
【００１５】
ヒューズ回路１１０は、纏めてＤＣ信号として示す、Ｎ個の遅延コード信号を、各入力に供給し、遅延回路２００をプログラムする。図示の実施例では、４つのＤＣ信号２００ないし２２３を示すが、プログラマブル遅延の分解能に応じて、あらゆる数の遅延コード信号でも代替実施例では使用可能であることは理解されよう。４つの遅延信号２２０ないし２２３は、２4即ち１６個の異なる遅延レベルを与える。これらはメモリ回路１００の遅延回路１０６，１２２に対して受け入れ可能と判断される。コード信号２２０は、反転器２１４の入力，三状態型バッファ２０６の反転制御入力，および三状態型バッファ２１０の非反転制御入力に供給される。コード信号２２１は、反転器２１５の入力，三状態型バッファ２０７の反転制御入力，および三状態型バッファ２１１の非反転制御入力に供給される。コード信号２２２は、反転器２１６の入力，三状態型バッファ２０８の反転制御入力，および三状態型バッファ２１２の非反転制御入力に供給される。コード信号２２３は、反転器２１７の入力，三状態型バッファ２０９の反転制御入力，および三状態型バッファ２１３の非反転制御入力に供給される。反転器２１４の出力は、三状態型バッファ２０６の非反転制御入力，および三状態型バッファ２１０の反転制御入力に供給される。反転器２１５の出力は、三状態型バッファ２０７の非反転制御入力，および三状態型バッファ２１１の反転制御入力に供給される。反転器２１６の出力は、三状態型バッファ２０８の非反転制御入力，および三状態型バッファ２１２の反転制御入力に供給される。反転器２１７の出力は、三状態型バッファ２０９の非反転制御入力，および三状態型バッファ２１３の反転制御入力に供給される。
【００１６】
遅延回路２００は、４つの異なる遅延を含む。これらは、互いに対して増大する比率となっている。この場合、所定の遅延回路２０５は、（１）の遅延として括弧書きで示す基準遅延を有する。所定の遅延回路２０４は所定の遅延回路２０５の２倍（２）である遅延を有し、所定の遅延回路２０３は所定の遅延回路２０５の４倍（４）の遅延を有し、所定の遅延回路２０２は所定の遅延回路２０５の８倍（８）の遅延を有する。ＤＣ信号上には４つの二進ビットが送られるので、４つの遅延は、これら４つのビットに応じて選択され、４つの二進ビットから得られる１６種類の選択肢全てを考慮に入れて、０から１６まで（１６の遅延レベル）の中からあらゆる遅延量が選択可能となるように構成する。
【００１７】
動作は、所定の遅延回路２０２ないし２０５のいずれかを迂回するか、あるいはいずれの組み合わせでも使用可能とする。遅延回路２０２ないし２０５は、二進コード信号２２０ないし２２３にそれぞれ対応する。特定のビット信号が論理ハイである場合、対応する遅延がイネーブルされる。例えば、二進信号２２０，２２２を論理ハイ状態で印加し、二進コード信号２２１，２２３を論理ロー状態で印加することにより、１０の遅延を得ることができる。これは、所定の遅延回路２０２および所定の遅延回路２０４を通過し、一方所定の遅延回路２０３，２０５を迂回するという意味である。２の累乗とし、更に遅延間に三状態型ドライバを用いることによって、遅延は、０から１５までの選択肢全てを線形に与える。これは、デコーディング回路を遅延経路に統合し、その結果比較的小さな面積となるようにしたので、コンパクトでもある。この種のプログラマブル遅延は、このように有効であるが、必須ではない。当技術分野では既知の他の種類のプログラマブル遅延を遅延回路２００の代わりに用いることも可能である。
【００１８】
二進数の１，２，４，８という手法以外の遅延比率を選択する別の選択肢も使用可能である。ビット選択に基づいて、非線形遅延を用いる状況もあり得る。選択が大量の遅延または殆ど無遅延のいずれかであるが、双方の場合において微調整が必要な状況もあり得る。かかる場合、所定の遅延回路２０２は、大きな遅延が望ましい場合の遅延の推定値である、比較的大きな数値に選択することができる。他の遅延は、１，２および４の関係のように、同一のままとすれば、大きな遅延または殆ど０の遅延のいずれかの場合における、精細な解像度を確保することができる。いずれの場合でも、更に有用で、ＤＣ信号によって選択可能な他の遅延の組み合わせも可能である。
【００１９】
図３は、図１に示したＫ制御回路１０６の概略ブロック図である。外部クロックＫＰＡＤをバッファ３０１の入力に供給し、その出力を制御ロジック３０５に供給する。リード／ライト制御信号は、ＳＳＢＰＡＤで示す同期選択バー信号およびＳＷＢＰＡＤで示す同期ライト・バー信号を含む。バー即ち「Ｂ」は、否定論理を示す。ＳＳＢＰＡＤ信号をローにアサートすると、リードまたはライトいずれかのためのメモリ・アクセスを示し、ＳＷＢＰＡＤ信号をローにアサートするとライト・サイクルとなり、ハイにアサートするとリード・サイクルとなる。ＳＳＢＰＡＤ信号は、バッファ３０３に供給され、その出力は制御ロジック３０５に供給される。ＳＷＢＰＡＤ信号は、バッファ３０４に供給され、その出力は制御ロジック３０５に供給される。制御ロジック３０５は、ＳＳＢＰＡＤ信号を通じてメモリ・アクセス・サイクルを検出し、ＳＷＢＰＡＤ信号に基づいて、リードまたはライト・サイクルを判定する。リード・サイクルでは、制御ロジック３０５は、ＫＰＡＤクロック信号のアサートと同期して、リード信号Ｒをアサートする。ライト・サイクルでは、制御ロジック３０５は、クロック信号ＫＰＡＤのアサートと同期してライト信号Ｗをアサートする。Ｒ信号は、バッファＫＲＢＵＦ３０７の入力に供給され、ＫＲで示す出力リード・クロック信号をアサートする。Ｗ信号は、ライト・バッファＫＷＢＵＦ３０９の入力に供給され、出力ライト信号Ｋをアサートする。ＫＲおよびＫＷ信号を、纏めてＫR/W信号と呼ぶ。この信号は、前述のように、アドレス・バッファ１０２に供給される。ＫＲ，ＫＷ信号は、二入力ＯＲゲート３１３の各入力に供給される。ＯＲゲート３１３の出力は、遅延回路１０８の入力に供給される。また、遅延回路１０８は前述のように、ヒューズ回路１１０からＤＣ信号も受信する。遅延回路１０８の出力は、信号ＲＥＳＥＴをアサートし、これをリードおよびライト・バッファＫＲＢＵＦ３０７，ＫＷＢＵＦ３０９のリセット入力に供給する。この実施例では、ＫＲＢＵＦおよびＫＷＢＵＦ双方に１つの遅延回路を用いるが、２つの遅延回路を用いること、言い換えると、１つをＫＲＢＵＦにそして１つをＫＷＢＵＦに用いることも既知である。
【００２０】
ＫＲＢＵＦ回路３０７は、その入力におけるＲ信号のアサートに応答してＫＲ信号をアサートする。同様に、ＫＷＢＵＦ回路３０９は、その入力におけるＷ信号のアサートに応答して、ＫＷ信号をアサートする。ＫＲおよびＫＷ信号のいずれかのアサートは、ＯＲゲート３１３を介して、遅延回路１０８によって検出される。遅延回路１０８によって遅延をプログラムした後、遅延回路１０８はＲＥＳＥＴ信号をアサートし、ＫＲＢＵＦ回路３０７およびＫＷＢＵＦ回路３０９をリセットする。このように、メモリ・アクセスの間にＫＰＡＤ信号のアサートに応答して、ＫＲまたはＫＷ信号のいずれかがアサートされると、アサートされたクロック信号は、遅延回路１０８にプログラムされた遅延にほぼ等しいパルス幅を有する。同時に、ＫR/W信号は、リードおよびライト・サイクル双方に対して遅延回路１０８によって制御されたパルス幅を有する。
【００２１】
図４は、ゼロ復帰（ＲＴＺ）方式にしたがって実施したパルス幅制御型アドレス・バッファの簡略ブロック図である。ＫR/W信号がアドレス・バッファ４００のクロック入力に供給される。アドレス・バッファ４００は、そのデータ入力において、ＡＤＤＲjのそれぞれを１つずつ受信する。アドレス・バッファ４００は、その非反転出力において対応するアドレス信号Ａjをアサートし、その反転出力において相補アドレス・ビットＡＢjをアサートする。ＫR/Wクロック信号がローの場合、出力Ａj，ＡＢjにおけるアドレス信号は双方とも、ＲＴＺ方式にしたがって、ローにアサートされる。ＫR/Wクロック信号がハイに移行すると、アドレス・バッファ４００は、Ａj出力をアサートし、ＡＤＤＲj入力信号上でアサートされた入力アドレス・ビットと対応付ける。相補アドレス・ビットＡＢjは、Ａjアドレス・ビットの逆論理レベルにアサートされる。ＫR/Wクロック信号がローに移行すると、アドレス・ビットＡj，ＡＢjの双方は０即ち論理ローに戻る。このように、ＫR/W信号がハイに移行するのに応答してアドレス・ビットＡj，ＡＢjの一方のみがハイにアサートされ、ＫR/W信号の場合と同じ長さだけハイに留まる。したがって、結果的にアドレス・ビットＡj，ＡＢjのいずれかでアサートされたパルスは、ＫR/W信号の入力クロック・パルスとほぼ同じ持続時間を有することになる。
【００２２】
図５は、図１に示したメモリ回路１００のリード動作を示すタイミング図である。Ａ０で示すアドレスが、入力ＡＤＤＲj信号上に現れ、ＳＳＢＰＡＤ信号がローにアサートされメモリ・アクセスを指定する。ＳＷＢＰＡＤ信号がハイにアサートされ、リード・サイクルを指定する。次に、ＫＰＡＤ信号がハイにアサートされ、ＳＳＢＰＡＤ，ＳＷＢＰＡＤ，ＡＤＤＲj信号をサンプルし、リード・サイクルおよび対応するアドレスを検出する。したがって、これに応答してＫＲ信号がハイにアサートされ、ＶＡＬで示すパルス幅を有する。ＶＡＬは遅延回路１０８によって決定される。ＫＲ信号のアサートにより、アドレス・バッファ１０２からのＡj，ＡＢjアドレス信号双方の対応するパルスが、プリレコーダ１０４に供給される。プリデコーダ１０４はＡB，ＡC，ＡR信号を発生する。これらは、最終的に、ＡBアドレス信号によって決定される選択ブロックに対する、データ・アレイ１２８への対応するＷＬ信号をアサートすることに関与する。また、ＡB信号上のパルスにより、ＢＳＥＬ信号も、選択したブロックに対して、ブロック選択回路１２０によってハイにアサートされる。ワード・ライン・ドライバ１２４は、データ・アレイ１２８への対応するＷＬ信号をアサートする。データ・アレイ１２８は、これに応答して、ビット・ラインＢＬ／ＢＬＢ上でデータを発生し始める。列デコーダ１３０は、ビット・ラインＢＬ，ＢＬＢを選択し、その出力において対応するＤＬ，ＤＬＢデータ・ライン上のデータをアサートし始める。
【００２３】
ブロック選択回路１２０によるＢＳＥＬ信号のアサートにより、遅延回路１２２のプログラムした遅延が開始する。したがって、プログラムした遅延ＶＡＬの後、遅延回路１２２はＫＡＭＰ１信号をアサートし、センス・アンプ１３２を活性化する。ＫＡＭＰ１信号のアサートにより、データ・ラインＤＬ，ＤＬＢ上のデータが分離し、適切なデータを発生する。ＧＤＬＥＱＢと呼ぶ、グローバル・イコライザ信号も、ＫＡＭＰ１信号に応答してアサートされ、グローバル・データ・ライン等化回路（図示せず）をオフとし、センス・アンプ１３２にＧＤＬ，ＧＤＬＢグローバル・データ・ライン上に素早くデータを発生させる。こうして、ＧＤＬ，ＧＤＬＢグローバル・データ・ライン上でアサートされたデータは、メモリ素子１００の他の増幅器（図示せず）による検出およびサンプリングに使用可能となる。
【００２４】
ＫＲ信号は、遅延回路１０８によって決定されるＶＡＬのパルス期間を有する。ＶＡＬの遅延の後、ＫＲ信号はローにディアサートされ、アドレス信号Ａj，ＡＢj上でゼロ復帰が生ずる。一方、Ａj，ＡＢj信号のＲＴＺによって、ワード・ライン・ドライバ１２４がＷＬ信号をニゲートする。ＫＡＭＰ１信号がアサートされると、ブロック選択回路１２０はＢＳＥＬ信号をディアサートし、これによって列デコーダ１３０を不活性化するので、データ・ラインＤＬ，ＤＬＢは初期化状態に戻る。ＧＤＬＥＱＢ信号は、所定のパルス幅を有し、ニゲートされると、ＧＤＬ，ＧＤＬＢグローバル・データ・ラインを初期化状態に戻させる。
【００２５】
尚、遅延回路１０８は、アドレス・バッファ４００で代表されるアドレス・バッファ１０２によってアサートされたアドレスが、メモリ素子１００のブロックの各々が確実に安定したデータを発生するのに必要な長さだけアサートされることを保証する。各ＩＣは製造後検査されるので、あらゆるプロセスのばらつきにも完全に解明される。電圧または温度変動によるタイミングの差は解消される。メモリ素子１００は、外部クロックの仕様には依存せず、外部クロックのジッタも受けない。ブロックは、ＫＡＭＰ１信号によって可能な限り早くオフになるので、電力消費は低減する。
【図面の簡単な説明】
【図１】本発明の一実施例によるプログラマブル遅延素子を利用したメモリ素子の代表的部分のブロック図。
【図２】図１の遅延回路に利用可能な、本発明の一実施例によるプログラマブル遅延回路の一例のブロック図。
【図３】本発明の一実施例にしたがって実施した図１のクロック制御回路のブロック図。
【図４】図１のメモリ素子に利用するゼロ復帰（ＲＴＺ）アドレス・バッファのブロック図。
【図５】図１のメモリ素子の動作を示すタイミング図。
【符号の説明】
１００ メモリ素子
１０２ アドレス・バッファ
１０４ プリデコーダ
１０６ クロック制御回路（Ｋ制御）
１０８ 遅延回路
１１０ ヒューズ回路
１１２ ブロック回路
１２０ ブロック選択回路
１２２ 遅延回路
１２４ ワード・ライン・ドライバ
１２６ 行選択回路
１２８ データ・アレイ
１３０ 列デコーダ
１３２ センス・アンプ
２００ プログラマブル遅延回路
２０２〜２０５ 遅延回路
２０６〜２１３ 三状態型バッファ
２１４〜２１７ 反転器
３０１〜３０４ バッファ
３０５ 制御ロジック
３０７ バッファＫＲＢＵＦ
３０９ ライト・バッファＫＷＢＵＦ
３１３ 二入力ＯＲゲート
４００ アドレス・バッファ
【発明の属する技術分野】
本発明は、メモリ・システムに関し、更に特定すれば、ゼロ復帰方式(return to zero scheme)のためにリセット信号をアドレス・バッファに発生し、高速化および電力低減を図るプログラマブル遅延に関するものである。
【０００２】
【従来の技術】
ある種のメモリ・システムにおいて小さなビット・ライン電圧差を検出するために、ダイナミック・センシング(dynamic sensing)が一般に用いられている。例えば、同期ランダム・アクセス・メモリ（ＳＲＡＭ:synchronous random access memory）は、一般にダイナミック・センシングを用いている。ダイナミック・センシングは、典型的に、ダイナミック増幅器を用いて実施し、次のセンシング・イベントの前にプリチャージする必要がある。したがって、次のセンシング・イベントに備えるために、ダイナミック増幅器をプリチャージするリセット信号が必要となる。リセット信号を発生するために用いられている共通の方法は、アドレスの全てを０に戻すことであり、ゼロ復帰（ＲＴＺ:return to zero）方式とも呼ばれている。リセット信号は、プリデコーダおよびダイナミック検出増幅器の全てをリセットするために用いられる。典型的なＲＴＺ方式では、各アドレス・バッファは、２つの信号、即ち、真のアドレス信号およびその二進相補信号をバッファする。真のアドレス信号および相補アドレス信号の全ては、リセットを実行するために０に戻される。
【０００３】
ＲＴＺ方式の１つに、外部クロックの立ち下がりエッジをリセット・イベントとして用いるものがある。しかしながら、外部クロックに頼ることは問題であり、メモリ・チップを用いる設計者に、入力クロック信号に対して特定のタイミング要件を満たすように強制することになる。外部クロック信号が低いデューティ・サイクルを有し、したがって「オン」パルスが短い場合、立ち下がりエッジの到達が早すぎ、その後にメモリ・アレイのビット・ラインが検出されるという可能性がある。したがって、メモリ素子は、リセットが早すぎると、誤動作を生ずる。一方、外部クロック信号が比較的高いデューティ・サイクルを有する場合、素子は比較的遅くリセットすることにより、不必要に電力使用が増大する。
【０００４】
別のＲＴＺ方式に、自己計時パルス(self-timed pulse)の使用がある。自己計時パルスの幅は、しかしながら、温度，電源および種々のプロセスによって変動する。したがって、自己計時パルスの幅が小さすぎる場合、データを検出する前に、アドレス・バッファがリセットするのが早過ぎる可能性がある。逆に、パルス幅が広すぎると、最少サイクル時間が不必要に長くなる。自己計時パルスの電圧および温度依存性のために、動作の変化が生じ、周囲環境に応じてメモリのタイミングに影響が及ぶ。また、自己計時パルスはプロセスに依存し、任意のタイミング値が選択される。選択されたタイミング期間が短すぎると、製造プロセスにおいて歩留まりの著しい損失が生ずる。選択されたタイミング期間が長すぎると、サイクル・タイムおよび不必要な電力消費の著しい増大が生ずる。
【０００５】
ダイナミック増幅器を検出するために別個の制御信号を形成しようとすると、状況は一層悪化する。何故なら、アドレスのリセットとダイナミック増幅器のイネーブルとの間には追跡機構がないからである。
【０００６】
【発明が解決しようとする課題】
したがって、リセットおよび等化に最大の時間を許しつつ、電力を低減し、サイクル・タイムを改善する新たなＲＴＺ方式が望まれている。また、種々の温度、電源レベルおよびプロセスの変動があっても動作し、外部クロック仕様に依存せず、外部クロックのジッタの影響を受けないメモリ素子を提供することも望まれている。
【０００７】
【発明の実施の形態】
図１は、本発明にしたがって実施したメモリ素子１００の代表的部分のブロック図である。メモリ素子１００は、当業者には既知のあらゆる種類の集積回路（ＩＣ）またはパッケージにも実施可能である。図示のメモリ素子１００は、約３３３メガヘルツで動作する８メガビットのレイト・ライト同期(late write synchrous)スタティックＲＡＭ（ＳＲＡＭ）素子である。しかしながら、本発明は、あらゆるサイズおよび速度のあらゆる種類のメモリ素子にも適用可能であることは理解されよう。
【０００８】
複数のアドレス・ビット（ＡＤＤＲｊ）がアドレス・バッファ１０２に供給され、プリデコーダ１０４への対応する複数のアドレス信号Ａｊおよびアドレス相補信号ＡＢｊをアサートする。プリデコーダ１０４は、ブロック選択アドレス信号ＡＢ，行アドレス信号ＡＲ，および列アドレス信号ＡＣを含む数組のアドレス信号をアサートする。アドレス・バッファ１０２は、纏めてＫＲ／Ｗ信号として示す、１つ以上のリード／ライト（Ｒ／Ｗ）クロック信号によって制御される。ＫＲ／Ｗ信号は、クロック制御回路（Ｋ制御）１０６によってアサートされる。外部クロック信号ＫＰＡＤおよびＲ／Ｗ制御信号ＳＳＢＰＡＤ，ＳＷＢＰＡＤはＫ制御回路１０６に供給される。Ｋ制御回路１０６は、遅延回路１０８を含む。遅延回路１０８は、ヒューズ回路（ｆｕｓｅ ｃｉｒｃｕｉｔ）１１０から発生するマルチビット遅延コードを受信する。マルチビット遅延コードを纏めて示しＤＣ信号と呼ぶことにする。図示の具体的な実施例では、１８個のＡＤＤＲｊアドレス信号があるので、ｊは１から１８まで変化する。しかしながら、本発明は、あらゆる数のアドレス・ビットにも適用可能であることは理解されよう。
【０００９】
ＡB，ＡR，ＡC，ＤＣ信号は、メモリ素子１００のブロック回路１１２に供給される。図示するのは１つのブロック回路１１２のみであるが、メモリ素子１００は、複数のかかるブロック回路１１２を含み、特定サイズのメモリ素子１００を実施することができる。例えば、一実施例では、メモリ素子１００は、オクタント(octant)と呼ぶと便利な、８つのデータ・アレイを含み、各オクタントは、データ・ブロック１１２と同様なデータ・ブロックを３２個含む。メモリ素子１００のいずれの所与のアクセスにおいても、８つのオクタントの内４つが、９ビットのデータを供給し、各々合計で３６ビットとなる。したがって、４つの選択されたデータ・ブロックの各々は、データ・ブロック１１２と同様に、９ビットのデータを供給する。明確化の目的のため、１つのデータ・ブロック１１２のみを示す。
【００１０】
データ・ブロック１１２において、ＡB信号はブロック選択回路１２０に供給され、ブロック選択回路１２０は、別の遅延回路１２２およびワード・ライン・ドライバ（ＷＬＤＲＶ）１２４にブロック選択信号ＢＳＥＬを発生する。遅延回路１２２は、Ｋ制御回路１０６内の遅延回路１０８と機能が類似しており、ヒューズ回路１１０からＤＣ信号を受信する。このように、遅延回路１０８，１２２は、ＤＣ信号を通じて同じ遅延コードを受信し、したがってそれらの入力および出力間に事実上ほぼ同じ量の遅延が発生する。これについては、以下で更に説明する。ＡR信号は、行選択回路１２６に供給され、対応するワード・ライン信号をワード・ライン・ドライバ１２４に発生する。ワード・ライン・ドライバ１２４は、ワード・ライン信号ＷＬを、データ・ブロック１１２内のｕ×ｖデータ・アレイ１２８に発生する。図示の実施形態では、アレイ１２８は、合計３６Ｋビットに対して７２×５１２ビットとすることが好ましく、ここでｋ＝１０２４ビットである。データ・アレイ１２８へのＷＬ信号をアサートすると、データ・アレイ１２８は、列デコーダ１３０へのＢＬで示すビット・ライン信号およびＢＬＢで示すビット・ライン相補信号をアサートする。列デコーダ１３０は、ＡCアドレス信号およびＢＳＥＬ信号を受信する。列デコーダ１３０は、ＢＬおよびＢＬＢ信号から選択を行い、ＤＬで示す対応するデータ・ライン信号およびＤＬＢで示すデータ・ライン相補信号を発生し、センス・アンプ１３２に供給する。センス・アンプ１３２は、遅延回路１２２によってアサートされたクロック制御信号ＫＡＭＰ１によって活性化される。ＫＡＭＰ１信号をアサートすると、センス・アンプ１３２は、ＤＬ，ＤＢＬ信号上のデータを検出し、ＧＤＬで示す対応のグローバル・データ・ライン信号，およびＧＤＬＢで示すそれらの相補信号を発生する。
【００１１】
Ｋ制御回路１０６内の遅延回路１０８は、ＫＰＡＤ信号のアサートに応答して発生(initiate)したＫR/Wクロック信号上のクロック・パルスの幅を判定する。遅延回路１０８は、Ｋ制御回路１０６が、アドレス・バッファ１０２へのＫR/W信号のパルス幅を制御する際に利用される。一方、これは、プリデコーダ１０４に供給されるアドレス信号Ａj／ＡＢjのパルス幅を制御する。更に、ＡB，ＡR，ＡCアドレス信号のパルス幅，およびデータ・アレイ１２８に供給されるＷＬ信号のパルス幅は、遅延回路１０８によって概略的に決定される。ＢＳＥＬ信号は、最終的に、Ｋ制御回路１０６，アドレス・バッファ１０２，プリデコーダ１０４およびブロック選択回路１２０による遅延の後、外部クロック信号ＫＰＡＤのアサートによって発生する。ＫＡＭＰ１信号は、遅延回路１２２によって遅延された後のＢＳＥＬ信号のアサートに応答して、遅延回路１２２によってアサートされる。このように、センス・アンプ１３２は、遅延回路１２２による遅延の後のＫＡＭＰ１信号に応答して活性化される。ヒューズ回路１１０は、この遅延の長さを決定するようにプログラムされている。また、データ・ブロック１１２に供給されるＡB，ＡR，ＡCアドレス信号のパルス幅，およびアドレスをデータ・アレイ１２８に供給した後のセンス・アンプ１３２の活性化は、ヒューズ回路１１０によってプログラムされる、遅延回路１０８による同一量の遅延によって総合的に制御される。したがって、センス・アンプ１３２が活性化され得られるデータをサンプルするまで、アドレス信号は必要な長さだけアサートされる。
【００１２】
メモリ素子１００を完全に処理し、対応するＩＣ上に製作し終えた後、これを検査し、そのタイミング特性を判定する。即ち、ＡＤＤＲj信号，ＳＳＢＰＡＤ，ＳＷＢＰＡＤによって、メモリ素子１００へのアドレスをアサートし、ＫＰＡＤ信号を発生して、メモリ・ブロック１１２を含むメモリ・ブロックの全てにデータを書き込み、更にメモリ・ブロックの全てからデータを読み出す。かかる検査は、種々の温度および電圧条件だけでなく、種々の周波数レベルにおいて行なうことが好ましい。データ・アレイ１２８のようなデータ・アレイがビット・ラインＢＬ，ＢＬＢおよびデータ・ラインＬＤ，ＤＬＢ上に発生するビット・ライン・データを検出し、測定する。これらの検査を行い、ＢＳＥＬ信号のアサートに応答した遅延回路１２２の適切な遅延量を判定し、センス・アンプ１３２を含む、各ブロックのセンス・アンプ全てが適切な時点に活性化されることを保証する。遅延の決定は、メモリ素子１００の全オクタントの各ブロック内における、各データ・アレイの最も遅いデータ経路を考慮に入れなければならない。このように、遅延回路１２２による適切な遅延を決定し、適切な時点でセンス・アンプ１３２へのＫＡＭＰ１信号をアサートし、データ・ラインＤＬ，ＤＬＢが十分な電圧差を有し、データ・アレイ１２８から正しいデータを検出することを保証する。一旦遅延を決定したなら、ヒューズ回路１１０内のヒューズを破断して、決定した遅延を遅延回路１２２にプログラムする。遅延回路１０８は遅延回路１２２と同様であり双方共同じＤＣ信号を受信するので、遅延回路１０８には、遅延回路１２２とほぼ同じ遅延がプログラムされる。
【００１３】
ヒューズの破断は、メモリ技術では一般的である。典型的に、メモリは、ヒューズの破断によって選択的に実施される冗長性を有する。更に、今日では、ロット番号，ウエハ上の位置，およびその他の情報に基づいて個々の集積回路を識別することも一般的となっている。この情報はＩＣ上にも置かれ、したがってヒューズの破断によってエンコードされる。このように、ヒューズの破断は、実際には、製作される各素子上で、このような場合に行なうことも可能である。メモリにおける冗長性の場合、冗長性が要求される場合のみに限られる。しかしながら、冗長性を実施する技術は非常に信頼性が高いので、ヒューズ破断技術を使用する危険性は、各素子上で実行しても、極めて低い。本明細書で説明するように、メモリ素子１００には、更に、センス・アンプ１３２を含む複数のセンス・アンプを活性化するための最短時間量を判定するための検査が行われ、データ・アレイ１２８を含む複数のデータ・アレイによる最も遅い遅延を考慮に入れる。一旦このように判定したなら、ヒューズ回路１１０を破断し、遅延回路１２２の適正な遅延を確定する。メモリ素子１００の各ブロック内には同様の種類の遅延素子も設けられているので、オクタントの全てにわたる全ての遅延素子，およびメモリ素子１００の各ブロック内にある全ての遅延素子には、同じ遅延量がプログラムされる。このように、検査後には、製造した個々のＩＣに基づいて最適な遅延量がプログラムされている。
【００１４】
図２は、メモリ素子１００の遅延回路１０８，１２２のいずれかまたは双方に使用可能な、プログラマブル遅延回路２００の一実施例の構成図である。遅延回路２００は、所定の遅延回路２０２ないし２０５，三状態型バッファ(tri-stateable buffer)２０６ないし２１３，反転器２１４ないし２１７および入力バッファ２０１を含む。入力バッファ２０１は、入力および出力反転バッファと置換することができる。バッファ２０１は、ＩＮで示す入力信号を受信し、その出力をアサートして所定の遅延回路２０２の入力および三状態型バッファ２０６の入力に供給する。所定の遅延回路２０２の出力は、三状態型バッファ２１０の入力に供給される。三状態型バッファ２１０の出力は、所定の遅延回路２０３の入力および三状態型バッファ２０７の入力に供給される。所定の遅延回路２０３の出力は、三状態型バッファ２１１の入力に供給される。三状態型バッファ２１１の出力は、所定の遅延回路２０４の入力、および三状態型バッファ２０８の入力に供給される。所定の遅延回路２０４の出力は、三状態型バッファ２１２の入力に供給される。三状態型バッファ２１２の出力は、所定の遅延回路２０５の入力および三状態型バッファ２０９の入力に供給される。所定の遅延回路２０５の出力は、三状態型バッファ２１３の入力に供給される。三状態型バッファ２１３の出力は、三状態型バッファ２０９の出力に結合され、ＯＵＴで示す出力信号を供給する。三状態型バッファ２０６の出力は、三状態型バッファ２０７の入力に供給される。三状態型バッファ２０７の出力は、三状態型バッファ２０８の入力に供給される。三状態型バッファ２０８の出力は、三状態型バッファ２０９の入力に供給される。
【００１５】
ヒューズ回路１１０は、纏めてＤＣ信号として示す、Ｎ個の遅延コード信号を、各入力に供給し、遅延回路２００をプログラムする。図示の実施例では、４つのＤＣ信号２００ないし２２３を示すが、プログラマブル遅延の分解能に応じて、あらゆる数の遅延コード信号でも代替実施例では使用可能であることは理解されよう。４つの遅延信号２２０ないし２２３は、２4即ち１６個の異なる遅延レベルを与える。これらはメモリ回路１００の遅延回路１０６，１２２に対して受け入れ可能と判断される。コード信号２２０は、反転器２１４の入力，三状態型バッファ２０６の反転制御入力，および三状態型バッファ２１０の非反転制御入力に供給される。コード信号２２１は、反転器２１５の入力，三状態型バッファ２０７の反転制御入力，および三状態型バッファ２１１の非反転制御入力に供給される。コード信号２２２は、反転器２１６の入力，三状態型バッファ２０８の反転制御入力，および三状態型バッファ２１２の非反転制御入力に供給される。コード信号２２３は、反転器２１７の入力，三状態型バッファ２０９の反転制御入力，および三状態型バッファ２１３の非反転制御入力に供給される。反転器２１４の出力は、三状態型バッファ２０６の非反転制御入力，および三状態型バッファ２１０の反転制御入力に供給される。反転器２１５の出力は、三状態型バッファ２０７の非反転制御入力，および三状態型バッファ２１１の反転制御入力に供給される。反転器２１６の出力は、三状態型バッファ２０８の非反転制御入力，および三状態型バッファ２１２の反転制御入力に供給される。反転器２１７の出力は、三状態型バッファ２０９の非反転制御入力，および三状態型バッファ２１３の反転制御入力に供給される。
【００１６】
遅延回路２００は、４つの異なる遅延を含む。これらは、互いに対して増大する比率となっている。この場合、所定の遅延回路２０５は、（１）の遅延として括弧書きで示す基準遅延を有する。所定の遅延回路２０４は所定の遅延回路２０５の２倍（２）である遅延を有し、所定の遅延回路２０３は所定の遅延回路２０５の４倍（４）の遅延を有し、所定の遅延回路２０２は所定の遅延回路２０５の８倍（８）の遅延を有する。ＤＣ信号上には４つの二進ビットが送られるので、４つの遅延は、これら４つのビットに応じて選択され、４つの二進ビットから得られる１６種類の選択肢全てを考慮に入れて、０から１６まで（１６の遅延レベル）の中からあらゆる遅延量が選択可能となるように構成する。
【００１７】
動作は、所定の遅延回路２０２ないし２０５のいずれかを迂回するか、あるいはいずれの組み合わせでも使用可能とする。遅延回路２０２ないし２０５は、二進コード信号２２０ないし２２３にそれぞれ対応する。特定のビット信号が論理ハイである場合、対応する遅延がイネーブルされる。例えば、二進信号２２０，２２２を論理ハイ状態で印加し、二進コード信号２２１，２２３を論理ロー状態で印加することにより、１０の遅延を得ることができる。これは、所定の遅延回路２０２および所定の遅延回路２０４を通過し、一方所定の遅延回路２０３，２０５を迂回するという意味である。２の累乗とし、更に遅延間に三状態型ドライバを用いることによって、遅延は、０から１５までの選択肢全てを線形に与える。これは、デコーディング回路を遅延経路に統合し、その結果比較的小さな面積となるようにしたので、コンパクトでもある。この種のプログラマブル遅延は、このように有効であるが、必須ではない。当技術分野では既知の他の種類のプログラマブル遅延を遅延回路２００の代わりに用いることも可能である。
【００１８】
二進数の１，２，４，８という手法以外の遅延比率を選択する別の選択肢も使用可能である。ビット選択に基づいて、非線形遅延を用いる状況もあり得る。選択が大量の遅延または殆ど無遅延のいずれかであるが、双方の場合において微調整が必要な状況もあり得る。かかる場合、所定の遅延回路２０２は、大きな遅延が望ましい場合の遅延の推定値である、比較的大きな数値に選択することができる。他の遅延は、１，２および４の関係のように、同一のままとすれば、大きな遅延または殆ど０の遅延のいずれかの場合における、精細な解像度を確保することができる。いずれの場合でも、更に有用で、ＤＣ信号によって選択可能な他の遅延の組み合わせも可能である。
【００１９】
図３は、図１に示したＫ制御回路１０６の概略ブロック図である。外部クロックＫＰＡＤをバッファ３０１の入力に供給し、その出力を制御ロジック３０５に供給する。リード／ライト制御信号は、ＳＳＢＰＡＤで示す同期選択バー信号およびＳＷＢＰＡＤで示す同期ライト・バー信号を含む。バー即ち「Ｂ」は、否定論理を示す。ＳＳＢＰＡＤ信号をローにアサートすると、リードまたはライトいずれかのためのメモリ・アクセスを示し、ＳＷＢＰＡＤ信号をローにアサートするとライト・サイクルとなり、ハイにアサートするとリード・サイクルとなる。ＳＳＢＰＡＤ信号は、バッファ３０３に供給され、その出力は制御ロジック３０５に供給される。ＳＷＢＰＡＤ信号は、バッファ３０４に供給され、その出力は制御ロジック３０５に供給される。制御ロジック３０５は、ＳＳＢＰＡＤ信号を通じてメモリ・アクセス・サイクルを検出し、ＳＷＢＰＡＤ信号に基づいて、リードまたはライト・サイクルを判定する。リード・サイクルでは、制御ロジック３０５は、ＫＰＡＤクロック信号のアサートと同期して、リード信号Ｒをアサートする。ライト・サイクルでは、制御ロジック３０５は、クロック信号ＫＰＡＤのアサートと同期してライト信号Ｗをアサートする。Ｒ信号は、バッファＫＲＢＵＦ３０７の入力に供給され、ＫＲで示す出力リード・クロック信号をアサートする。Ｗ信号は、ライト・バッファＫＷＢＵＦ３０９の入力に供給され、出力ライト信号Ｋをアサートする。ＫＲおよびＫＷ信号を、纏めてＫR/W信号と呼ぶ。この信号は、前述のように、アドレス・バッファ１０２に供給される。ＫＲ，ＫＷ信号は、二入力ＯＲゲート３１３の各入力に供給される。ＯＲゲート３１３の出力は、遅延回路１０８の入力に供給される。また、遅延回路１０８は前述のように、ヒューズ回路１１０からＤＣ信号も受信する。遅延回路１０８の出力は、信号ＲＥＳＥＴをアサートし、これをリードおよびライト・バッファＫＲＢＵＦ３０７，ＫＷＢＵＦ３０９のリセット入力に供給する。この実施例では、ＫＲＢＵＦおよびＫＷＢＵＦ双方に１つの遅延回路を用いるが、２つの遅延回路を用いること、言い換えると、１つをＫＲＢＵＦにそして１つをＫＷＢＵＦに用いることも既知である。
【００２０】
ＫＲＢＵＦ回路３０７は、その入力におけるＲ信号のアサートに応答してＫＲ信号をアサートする。同様に、ＫＷＢＵＦ回路３０９は、その入力におけるＷ信号のアサートに応答して、ＫＷ信号をアサートする。ＫＲおよびＫＷ信号のいずれかのアサートは、ＯＲゲート３１３を介して、遅延回路１０８によって検出される。遅延回路１０８によって遅延をプログラムした後、遅延回路１０８はＲＥＳＥＴ信号をアサートし、ＫＲＢＵＦ回路３０７およびＫＷＢＵＦ回路３０９をリセットする。このように、メモリ・アクセスの間にＫＰＡＤ信号のアサートに応答して、ＫＲまたはＫＷ信号のいずれかがアサートされると、アサートされたクロック信号は、遅延回路１０８にプログラムされた遅延にほぼ等しいパルス幅を有する。同時に、ＫR/W信号は、リードおよびライト・サイクル双方に対して遅延回路１０８によって制御されたパルス幅を有する。
【００２１】
図４は、ゼロ復帰（ＲＴＺ）方式にしたがって実施したパルス幅制御型アドレス・バッファの簡略ブロック図である。ＫR/W信号がアドレス・バッファ４００のクロック入力に供給される。アドレス・バッファ４００は、そのデータ入力において、ＡＤＤＲjのそれぞれを１つずつ受信する。アドレス・バッファ４００は、その非反転出力において対応するアドレス信号Ａjをアサートし、その反転出力において相補アドレス・ビットＡＢjをアサートする。ＫR/Wクロック信号がローの場合、出力Ａj，ＡＢjにおけるアドレス信号は双方とも、ＲＴＺ方式にしたがって、ローにアサートされる。ＫR/Wクロック信号がハイに移行すると、アドレス・バッファ４００は、Ａj出力をアサートし、ＡＤＤＲj入力信号上でアサートされた入力アドレス・ビットと対応付ける。相補アドレス・ビットＡＢjは、Ａjアドレス・ビットの逆論理レベルにアサートされる。ＫR/Wクロック信号がローに移行すると、アドレス・ビットＡj，ＡＢjの双方は０即ち論理ローに戻る。このように、ＫR/W信号がハイに移行するのに応答してアドレス・ビットＡj，ＡＢjの一方のみがハイにアサートされ、ＫR/W信号の場合と同じ長さだけハイに留まる。したがって、結果的にアドレス・ビットＡj，ＡＢjのいずれかでアサートされたパルスは、ＫR/W信号の入力クロック・パルスとほぼ同じ持続時間を有することになる。
【００２２】
図５は、図１に示したメモリ回路１００のリード動作を示すタイミング図である。Ａ０で示すアドレスが、入力ＡＤＤＲj信号上に現れ、ＳＳＢＰＡＤ信号がローにアサートされメモリ・アクセスを指定する。ＳＷＢＰＡＤ信号がハイにアサートされ、リード・サイクルを指定する。次に、ＫＰＡＤ信号がハイにアサートされ、ＳＳＢＰＡＤ，ＳＷＢＰＡＤ，ＡＤＤＲj信号をサンプルし、リード・サイクルおよび対応するアドレスを検出する。したがって、これに応答してＫＲ信号がハイにアサートされ、ＶＡＬで示すパルス幅を有する。ＶＡＬは遅延回路１０８によって決定される。ＫＲ信号のアサートにより、アドレス・バッファ１０２からのＡj，ＡＢjアドレス信号双方の対応するパルスが、プリレコーダ１０４に供給される。プリデコーダ１０４はＡB，ＡC，ＡR信号を発生する。これらは、最終的に、ＡBアドレス信号によって決定される選択ブロックに対する、データ・アレイ１２８への対応するＷＬ信号をアサートすることに関与する。また、ＡB信号上のパルスにより、ＢＳＥＬ信号も、選択したブロックに対して、ブロック選択回路１２０によってハイにアサートされる。ワード・ライン・ドライバ１２４は、データ・アレイ１２８への対応するＷＬ信号をアサートする。データ・アレイ１２８は、これに応答して、ビット・ラインＢＬ／ＢＬＢ上でデータを発生し始める。列デコーダ１３０は、ビット・ラインＢＬ，ＢＬＢを選択し、その出力において対応するＤＬ，ＤＬＢデータ・ライン上のデータをアサートし始める。
【００２３】
ブロック選択回路１２０によるＢＳＥＬ信号のアサートにより、遅延回路１２２のプログラムした遅延が開始する。したがって、プログラムした遅延ＶＡＬの後、遅延回路１２２はＫＡＭＰ１信号をアサートし、センス・アンプ１３２を活性化する。ＫＡＭＰ１信号のアサートにより、データ・ラインＤＬ，ＤＬＢ上のデータが分離し、適切なデータを発生する。ＧＤＬＥＱＢと呼ぶ、グローバル・イコライザ信号も、ＫＡＭＰ１信号に応答してアサートされ、グローバル・データ・ライン等化回路（図示せず）をオフとし、センス・アンプ１３２にＧＤＬ，ＧＤＬＢグローバル・データ・ライン上に素早くデータを発生させる。こうして、ＧＤＬ，ＧＤＬＢグローバル・データ・ライン上でアサートされたデータは、メモリ素子１００の他の増幅器（図示せず）による検出およびサンプリングに使用可能となる。
【００２４】
ＫＲ信号は、遅延回路１０８によって決定されるＶＡＬのパルス期間を有する。ＶＡＬの遅延の後、ＫＲ信号はローにディアサートされ、アドレス信号Ａj，ＡＢj上でゼロ復帰が生ずる。一方、Ａj，ＡＢj信号のＲＴＺによって、ワード・ライン・ドライバ１２４がＷＬ信号をニゲートする。ＫＡＭＰ１信号がアサートされると、ブロック選択回路１２０はＢＳＥＬ信号をディアサートし、これによって列デコーダ１３０を不活性化するので、データ・ラインＤＬ，ＤＬＢは初期化状態に戻る。ＧＤＬＥＱＢ信号は、所定のパルス幅を有し、ニゲートされると、ＧＤＬ，ＧＤＬＢグローバル・データ・ラインを初期化状態に戻させる。
【００２５】
尚、遅延回路１０８は、アドレス・バッファ４００で代表されるアドレス・バッファ１０２によってアサートされたアドレスが、メモリ素子１００のブロックの各々が確実に安定したデータを発生するのに必要な長さだけアサートされることを保証する。各ＩＣは製造後検査されるので、あらゆるプロセスのばらつきにも完全に解明される。電圧または温度変動によるタイミングの差は解消される。メモリ素子１００は、外部クロックの仕様には依存せず、外部クロックのジッタも受けない。ブロックは、ＫＡＭＰ１信号によって可能な限り早くオフになるので、電力消費は低減する。
【図面の簡単な説明】
【図１】本発明の一実施例によるプログラマブル遅延素子を利用したメモリ素子の代表的部分のブロック図。
【図２】図１の遅延回路に利用可能な、本発明の一実施例によるプログラマブル遅延回路の一例のブロック図。
【図３】本発明の一実施例にしたがって実施した図１のクロック制御回路のブロック図。
【図４】図１のメモリ素子に利用するゼロ復帰（ＲＴＺ）アドレス・バッファのブロック図。
【図５】図１のメモリ素子の動作を示すタイミング図。
【符号の説明】
１００ メモリ素子
１０２ アドレス・バッファ
１０４ プリデコーダ
１０６ クロック制御回路（Ｋ制御）
１０８ 遅延回路
１１０ ヒューズ回路
１１２ ブロック回路
１２０ ブロック選択回路
１２２ 遅延回路
１２４ ワード・ライン・ドライバ
１２６ 行選択回路
１２８ データ・アレイ
１３０ 列デコーダ
１３２ センス・アンプ
２００ プログラマブル遅延回路
２０２〜２０５ 遅延回路
２０６〜２１３ 三状態型バッファ
２１４〜２１７ 反転器
３０１〜３０４ バッファ
３０５ 制御ロジック
３０７ バッファＫＲＢＵＦ
３０９ ライト・バッファＫＷＢＵＦ
３１３ 二入力ＯＲゲート
４００ アドレス・バッファ
Claims (4)
- メモリであって、
アドレス信号（ＡＤＤＲ ｊ ）を受信する入力，真のアドレス信号（Ａ ｊ ）を供給する第１出力，相補アドレス信号（ＡＢ ｊ ）を供給する第２出力，および制御入力を有するアドレス・バッファ（１０２）と、
遅延プログラム信号（ＤＣ）を供給する複数のヒューズ（１１０）と、
外部クロック（ＫＰＡＤ）を受信する入力および出力を有するクロック回路と、
前記クロック回路の出力に結合された第１入力，前記遅延プログラム信号（ＤＣ）を受信する第２入力，および前記アドレス・バッファ（１０２）の制御入力に結合された出力を有するプログラマブル・パルス幅回路であって、前記第２入力に結合された遅延回路（１０８）を含み、該遅延回路（１０８）の遅延に等しいパルス幅（ＶＡＬ）を有する信号（Ｋ Ｒ／Ｗ ）を前記出力に提供する前記プログラマブル・パルス幅回路と、
イネーブル信号（ＢＳＥＬ）に応答してイネーブルされるワード・ライン・ドライバ（１２４）と、
遅延イネーブル信号（ＫＡＭＰ１）に応答してイネーブルされるセンス・アンプ（１３２）と、
前記イネーブル信号（ＢＳＥＬ）に応答して前記遅延イネーブル信号（ＫＡＭＰ１）を供給するプログラマブル遅延回路（１２２）であって、前記プログラマブル・パルス幅回路が発生するパルスの幅（ＶＡＬ）と同一である遅延を有する前記プログラマブル遅延回路（１２２）と
を具備し、
前記アドレス・バッファ（１０２）は、前記信号（Ｋ Ｒ／Ｗ ）のニゲートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）を同一論理状態とし、前記信号（Ｋ Ｒ／Ｗ ）のアサートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方をアサートすることにより、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方のアサートされたパルスが、前記信号（Ｋ Ｒ／Ｗ ）のパルスと実質的に同じ持続時間（ＶＡＬ）を有するようにしたことを特徴とするメモリ。 - アドレス信号（ＡＤＤＲ ｊ ）を受信する入力と、真のアドレス信号（Ａ ｊ ）を供給する第１出力と、相補アドレス信号（ＡＢ ｊ ）を供給する第２出力と、制御入力とを有するアドレス・バッファ（１０２）を有するメモリであって、複数のブロックを有し、各ブロックが対応するブロック選択信号（ＢＳＥＬ）によって選択され、前記メモリがアクティブ・サイクルに入ることに応答して、アクティブ・アドレス信号を供給し、デコーダをイネーブルしてビット・セルを選択する前記メモリにおける回路であって、
遅延を示す遅延プログラム信号（ＤＣ）を供給する複数のヒューズ（１１０）と、
前記アクティブ・サイクルにいつ入ったかを示す外部クロック（ＫＰＡＤ）を受信する入力と、出力とを有するクロック回路と、
前記クロック回路の前記出力に結合された第１入力と、前記遅延プログラム信号（ＤＣ）を受信する第２入力と、前記アドレス・バッファ（１０２）の前記制御入力に結合された出力とを有するプログラマブル・パルス幅回路であって、前記２入力に結合された遅延回路（１０８）とを含み、該遅延回路（１０８）の遅延に等しいパルス幅（ＶＡＬ）を有する信号（Ｋ Ｒ／Ｗ ）を前記出力に提供する前記プログラマブル・パルス幅回路と、
前記対応するブロック選択信号（ＢＳＥＬ）に応答するプログラマブル遅延回路（１２２）であって、前記遅延プログラム信号（ＤＣ）に応答する遅延を有する前記プログラマブル遅延回路と、
前記プログラマブル遅延回路（１２２）によってイネーブルされるセンス・アンプ（１３２）と、
前記ブロック選択信号（ＢＳＥＬ）によってイネーブルされるワード・ライン・ドライバ（１２４）と
を具備し、前記アドレス・バッファ（１０２）は、前記信号（Ｋ Ｒ／Ｗ ）のニゲートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）を同一論理状態とし、前記信号（Ｋ Ｒ／Ｗ ）のアサートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方をアサートすることにより、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方のアサートされたパルスが、前記信号（Ｋ Ｒ／Ｗ ）のパルスと実質的に同じ持続時間（ＶＡＬ）を有するようにしたことを特徴とする回路。 - 前記プログラマブル・パルス幅回路は、前記プログラマブル遅延回路の遅延に等しいパルス幅を有するようにプログラムされることを特徴とする請求項２記載のメモリ。
- メモリであって：
アドレス信号（ＡＤＤＲ ｊ ）を受信する入力と、真のアドレス信号（Ａ ｊ ）を供給する第１出力と、相補アドレス信号（ＡＢ ｊ ）を供給する第２出力と、制御入力とを有するアドレス・バッファ（１０２）と、
前記アドレス・バッファ（１０２）に応答するメモリ・アレイと、
前記アドレス・バッファ（１０２）に結合されたプログラマブル・パルス幅回路（１０６）であって、第１プログラマブル遅延回路（１０８）を含み、該第１プログラマブル遅延回路の遅延に等しいパルス幅（ＶＡＬ）を有する信号（Ｋ Ｒ／Ｗ ）を前記アドレス・バッファ（１０２）の制御入力に提供する前記プログラマブル・パルス幅回路と、
前記アドレス・バッファ（１０２）および前記メモリ・アレイに結合され、イネーブル信号（ＢＳＥＬ）に応答してイネーブルされるワード・ライン・ドライバ（１２４）と、
前記メモリ・アレイに結合され、遅延イネーブル信号（ＫＡＭＰ１）に応答してイネーブルされるセンス・アンプ（１３２）と、
前記イネーブル信号（ＢＳＥＬ）に応答して、前記遅延イネーブル信号（ＫＡＭＰ１）を供給する第２プログラマブル遅延回路（１２２）と、
前記第１および第２プログラマブル遅延回路に結合され、遅延を示す選択信号（ＤＣ）を供給する出力を有する選択回路（１１０）と
を具備し、前記アドレス・バッファ（１０２）は、前記信号（Ｋ Ｒ／Ｗ ）のニゲートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）を同一論理状態とし、前記信号（Ｋ Ｒ／Ｗ ）のアサートに応答して、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方をアサートすることにより、前記真のアドレス信号（Ａ ｊ ）および相補アドレス信号（ＡＢ ｊ ）のいずれか一方のアサートされたパルスが、前記信号（Ｋ Ｒ／Ｗ ）のパルスと実質的に同じ持続時間（ＶＡＬ）を有するようにしたことを特徴とするメモリ。
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