JP2001126486A - プログラマブル遅延を利用しアドレス・バッファを制御するメモリ - Google Patents
プログラマブル遅延を利用しアドレス・バッファを制御するメモリInfo
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- JP2001126486A JP2001126486A JP2000217612A JP2000217612A JP2001126486A JP 2001126486 A JP2001126486 A JP 2001126486A JP 2000217612 A JP2000217612 A JP 2000217612A JP 2000217612 A JP2000217612 A JP 2000217612A JP 2001126486 A JP2001126486 A JP 2001126486A
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 プログラマブル遅延回路を利用してアドレス
・バッファを制御するメモリを提供する。 【解決手段】 プログラマブル遅延素子が、メモリ素子
の各ブロックに設けられている。各ブロックには、ビッ
ト・アレイが関連付けられ、そのデータを格納する。遅
延素子を用いて、ブロック選択時点から、センス・アン
プの活性化を遅延させる。この遅延は、ブロック内のビ
ット・アレイに供給されるアドレスの期間に対応する。
各ブロック内における各遅延は、グローバル・ヒューズ
回路がプログラムするので、全ブロックは同じ遅延を有
する。メモリ素子のＩＣ化後、最も遅いデータ経路を識
別する。識別後、各ブロック内の全プログラマブル遅延
に対応する遅延をプログラムする。同様の遅延素子は、
クロック制御回路内にも設けられ、クロック信号のパル
ス幅を制御する。グローバル・ヒューズ回路は、クロッ
ク制御回路内の遅延素子をプログラムする際にも用いる
ので、クロック制御回路およびデータ・ブロック内の遅
延は本質的に同一となる。
・バッファを制御するメモリを提供する。 【解決手段】 プログラマブル遅延素子が、メモリ素子
の各ブロックに設けられている。各ブロックには、ビッ
ト・アレイが関連付けられ、そのデータを格納する。遅
延素子を用いて、ブロック選択時点から、センス・アン
プの活性化を遅延させる。この遅延は、ブロック内のビ
ット・アレイに供給されるアドレスの期間に対応する。
各ブロック内における各遅延は、グローバル・ヒューズ
回路がプログラムするので、全ブロックは同じ遅延を有
する。メモリ素子のＩＣ化後、最も遅いデータ経路を識
別する。識別後、各ブロック内の全プログラマブル遅延
に対応する遅延をプログラムする。同様の遅延素子は、
クロック制御回路内にも設けられ、クロック信号のパル
ス幅を制御する。グローバル・ヒューズ回路は、クロッ
ク制御回路内の遅延素子をプログラムする際にも用いる
ので、クロック制御回路およびデータ・ブロック内の遅
延は本質的に同一となる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・システム
に関し、更に特定すれば、ゼロ復帰方式(returnto zero
scheme)のためにリセット信号をアドレス・バッファに
発生し、高速化および電力低減を図るプログラマブル遅
延に関するものである。
に関し、更に特定すれば、ゼロ復帰方式(returnto zero
scheme)のためにリセット信号をアドレス・バッファに
発生し、高速化および電力低減を図るプログラマブル遅
延に関するものである。
【０００２】
【従来の技術】ある種のメモリ・システムにおいて小さ
なビット・ライン電圧差を検出するために、ダイナミッ
ク・センシング(dynamic sensing)が一般に用いられて
いる。例えば、同期ランダム・アクセス・メモリ（ＳＲ
ＡＭ:synchronous random access memory）は、一般に
ダイナミック・センシングを用いている。ダイナミック
・センシングは、典型的に、ダイナミック増幅器を用い
て実施し、次のセンシング・イベントの前にプリチャー
ジする必要がある。したがって、次のセンシング・イベ
ントに備えるために、ダイナミック増幅器をプリチャー
ジするリセット信号が必要となる。リセット信号を発生
するために用いられている共通の方法は、アドレスの全
てを０に戻すことであり、ゼロ復帰（ＲＴＺ:return to
zero）方式とも呼ばれている。リセット信号は、プリ
デコーダおよびダイナミック検出増幅器の全てをリセッ
トするために用いられる。典型的なＲＴＺ方式では、各
アドレス・バッファは、２つの信号、即ち、真のアドレ
ス信号およびその二進相補信号をバッファする。真のア
ドレス信号および相補アドレス信号の全ては、リセット
を実行するために０に戻される。
なビット・ライン電圧差を検出するために、ダイナミッ
ク・センシング(dynamic sensing)が一般に用いられて
いる。例えば、同期ランダム・アクセス・メモリ（ＳＲ
ＡＭ:synchronous random access memory）は、一般に
ダイナミック・センシングを用いている。ダイナミック
・センシングは、典型的に、ダイナミック増幅器を用い
て実施し、次のセンシング・イベントの前にプリチャー
ジする必要がある。したがって、次のセンシング・イベ
ントに備えるために、ダイナミック増幅器をプリチャー
ジするリセット信号が必要となる。リセット信号を発生
するために用いられている共通の方法は、アドレスの全
てを０に戻すことであり、ゼロ復帰（ＲＴＺ:return to
zero）方式とも呼ばれている。リセット信号は、プリ
デコーダおよびダイナミック検出増幅器の全てをリセッ
トするために用いられる。典型的なＲＴＺ方式では、各
アドレス・バッファは、２つの信号、即ち、真のアドレ
ス信号およびその二進相補信号をバッファする。真のア
ドレス信号および相補アドレス信号の全ては、リセット
を実行するために０に戻される。
【０００３】ＲＴＺ方式の１つに、外部クロックの立ち
下がりエッジをリセット・イベントとして用いるものが
ある。しかしながら、外部クロックに頼ることは問題で
あり、メモリ・チップを用いる設計者に、入力クロック
信号に対して特定のタイミング要件を満たすように強制
することになる。外部クロック信号が低いデューティ・
サイクルを有し、したがって「オン」パルスが短い場
合、立ち下がりエッジの到達が早すぎ、その後にメモリ
・アレイのビット・ラインが検出されるという可能性が
ある。したがって、メモリ素子は、リセットが早すぎる
と、誤動作を生ずる。一方、外部クロック信号が比較的
高いデューティ・サイクルを有する場合、素子は比較的
遅くリセットすることにより、不必要に電力使用が増大
する。
下がりエッジをリセット・イベントとして用いるものが
ある。しかしながら、外部クロックに頼ることは問題で
あり、メモリ・チップを用いる設計者に、入力クロック
信号に対して特定のタイミング要件を満たすように強制
することになる。外部クロック信号が低いデューティ・
サイクルを有し、したがって「オン」パルスが短い場
合、立ち下がりエッジの到達が早すぎ、その後にメモリ
・アレイのビット・ラインが検出されるという可能性が
ある。したがって、メモリ素子は、リセットが早すぎる
と、誤動作を生ずる。一方、外部クロック信号が比較的
高いデューティ・サイクルを有する場合、素子は比較的
遅くリセットすることにより、不必要に電力使用が増大
する。
【０００４】別のＲＴＺ方式に、自己計時パルス(self-
timed pulse)の使用がある。自己計時パルスの幅は、し
かしながら、温度，電源および種々のプロセスによって
変動する。したがって、自己計時パルスの幅が小さすぎ
る場合、データを検出する前に、アドレス・バッファが
リセットするのが早過ぎる可能性がある。逆に、パルス
幅が広すぎると、最少サイクル時間が不必要に長くな
る。自己計時パルスの電圧および温度依存性のために、
動作の変化が生じ、周囲環境に応じてメモリのタイミン
グに影響が及ぶ。また、自己計時パルスはプロセスに依
存し、任意のタイミング値が選択される。選択されたタ
イミング期間が短すぎると、製造プロセスにおいて歩留
まりの著しい損失が生ずる。選択されたタイミング期間
が長すぎると、サイクル・タイムおよび不必要な電力消
費の著しい増大が生ずる。
timed pulse)の使用がある。自己計時パルスの幅は、し
かしながら、温度，電源および種々のプロセスによって
変動する。したがって、自己計時パルスの幅が小さすぎ
る場合、データを検出する前に、アドレス・バッファが
リセットするのが早過ぎる可能性がある。逆に、パルス
幅が広すぎると、最少サイクル時間が不必要に長くな
る。自己計時パルスの電圧および温度依存性のために、
動作の変化が生じ、周囲環境に応じてメモリのタイミン
グに影響が及ぶ。また、自己計時パルスはプロセスに依
存し、任意のタイミング値が選択される。選択されたタ
イミング期間が短すぎると、製造プロセスにおいて歩留
まりの著しい損失が生ずる。選択されたタイミング期間
が長すぎると、サイクル・タイムおよび不必要な電力消
費の著しい増大が生ずる。
【０００５】ダイナミック増幅器を検出するために別個
の制御信号を形成しようとすると、状況は一層悪化す
る。何故なら、アドレスのリセットとダイナミック増幅
器のイネーブルとの間には追跡機構がないからである。
の制御信号を形成しようとすると、状況は一層悪化す
る。何故なら、アドレスのリセットとダイナミック増幅
器のイネーブルとの間には追跡機構がないからである。
【０００６】
【発明が解決しようとする課題】したがって、リセット
および等化に最大の時間を許しつつ、電力を低減し、サ
イクル・タイムを改善する新たなＲＴＺ方式が望まれて
いる。また、種々の温度、電源レベルおよびプロセスの
変動があっても動作し、外部クロック仕様に依存せず、
外部クロックのジッタの影響を受けないメモリ素子を提
供することも望まれている。
および等化に最大の時間を許しつつ、電力を低減し、サ
イクル・タイムを改善する新たなＲＴＺ方式が望まれて
いる。また、種々の温度、電源レベルおよびプロセスの
変動があっても動作し、外部クロック仕様に依存せず、
外部クロックのジッタの影響を受けないメモリ素子を提
供することも望まれている。
【０００７】
【発明の実施の形態】図１は、本発明にしたがって実施
したメモリ素子１００の代表的部分のブロック図であ
る。メモリ素子１００は、当業者には既知のあらゆる種
類の集積回路（ＩＣ）またはパッケージにも実施可能で
ある。図示のメモリ素子１００は、約３３３メガヘルツ
で動作する８メガビットのレイト・ライト同期(late wr
ite synchrous)スタティックＲＡＭ（ＳＲＡＭ）素子で
ある。しかしながら、本発明は、あらゆるサイズおよび
速度のあらゆる種類のメモリ素子にも適用可能であるこ
とは理解されよう。
したメモリ素子１００の代表的部分のブロック図であ
る。メモリ素子１００は、当業者には既知のあらゆる種
類の集積回路（ＩＣ）またはパッケージにも実施可能で
ある。図示のメモリ素子１００は、約３３３メガヘルツ
で動作する８メガビットのレイト・ライト同期(late wr
ite synchrous)スタティックＲＡＭ（ＳＲＡＭ）素子で
ある。しかしながら、本発明は、あらゆるサイズおよび
速度のあらゆる種類のメモリ素子にも適用可能であるこ
とは理解されよう。
【０００８】複数のアドレス・ビット（ＡＤＤＲj）が
アドレス・バッファ１０２に供給され、プリデコーダ１
０４への対応する複数のアドレス信号Ａjおよびアドレ
ス相補信号ＡＢjをアサートする。プリデコーダ１０４
は、ブロック選択アドレス信号ＡB，行アドレス信号
ＡR，および列アドレス信号ＡCを含む数組のアドレス信
号をアサートする。アドレス・バッファ１０２は、纏め
てＫR/W信号として示す、１つ以上のリード／ライト
（Ｒ／Ｗ）クロック信号によって制御される。ＫR/ W信
号は、クロック制御回路（Ｋ制御）１０６によってアサ
ートされる。外部クロック信号ＫＰＡＤおよびＲ／Ｗク
ロック信号ＳＳＢＰＡＤ，ＳＷＢＰＡＤはＫ制御回路１
０６に供給される。Ｋ制御回路１０６は、遅延回路１０
８を含む。遅延回路１０８は、ヒューズ回路(fuse circ
uit)１１０から発生するマルチビット遅延コードを受信
する。マルチビット遅延コードを纏めて示しＤＣ信号と
呼ぶことにする。図示の具体的な実施例では、１８個の
ＡＤＤＲjアドレス信号があるので、ｊは１から１８ま
で変化する。しかしながら、本発明は、あらゆる数のア
ドレス・ビットにも適用可能であることは理解されよ
う。
アドレス・バッファ１０２に供給され、プリデコーダ１
０４への対応する複数のアドレス信号Ａjおよびアドレ
ス相補信号ＡＢjをアサートする。プリデコーダ１０４
は、ブロック選択アドレス信号ＡB，行アドレス信号
ＡR，および列アドレス信号ＡCを含む数組のアドレス信
号をアサートする。アドレス・バッファ１０２は、纏め
てＫR/W信号として示す、１つ以上のリード／ライト
（Ｒ／Ｗ）クロック信号によって制御される。ＫR/ W信
号は、クロック制御回路（Ｋ制御）１０６によってアサ
ートされる。外部クロック信号ＫＰＡＤおよびＲ／Ｗク
ロック信号ＳＳＢＰＡＤ，ＳＷＢＰＡＤはＫ制御回路１
０６に供給される。Ｋ制御回路１０６は、遅延回路１０
８を含む。遅延回路１０８は、ヒューズ回路(fuse circ
uit)１１０から発生するマルチビット遅延コードを受信
する。マルチビット遅延コードを纏めて示しＤＣ信号と
呼ぶことにする。図示の具体的な実施例では、１８個の
ＡＤＤＲjアドレス信号があるので、ｊは１から１８ま
で変化する。しかしながら、本発明は、あらゆる数のア
ドレス・ビットにも適用可能であることは理解されよ
う。
【０００９】ＡB，ＡR，ＡC，ＤＣ信号は、メモリ素子
１００のブロック回路１１２に供給される。図示するの
は１つのブロック回路１１２のみであるが、メモリ素子
１００は、複数のかかるブロック回路１１２を含み、特
定サイズのメモリ素子１００を実施することができる。
例えば、一実施例では、メモリ素子１００は、オクタン
ト(octant)と呼ぶと便利な、８つのデータ・アレイを含
み、各オクタントは、データ・ブロック１１２と同様な
データ・ブロックを３２個含む。メモリ素子１００のい
ずれの所与のアクセスにおいても、８つのオクタントの
内４つが、９ビットのデータを供給し、各々合計で３６
ビットとなる。したがって、４つの選択されたデータ・
ブロックの各々は、データ・ブロック１１２と同様に、
９ビットのデータを供給する。明確化の目的のため、１
つのデータ・ブロック１１２のみを示す。
１００のブロック回路１１２に供給される。図示するの
は１つのブロック回路１１２のみであるが、メモリ素子
１００は、複数のかかるブロック回路１１２を含み、特
定サイズのメモリ素子１００を実施することができる。
例えば、一実施例では、メモリ素子１００は、オクタン
ト(octant)と呼ぶと便利な、８つのデータ・アレイを含
み、各オクタントは、データ・ブロック１１２と同様な
データ・ブロックを３２個含む。メモリ素子１００のい
ずれの所与のアクセスにおいても、８つのオクタントの
内４つが、９ビットのデータを供給し、各々合計で３６
ビットとなる。したがって、４つの選択されたデータ・
ブロックの各々は、データ・ブロック１１２と同様に、
９ビットのデータを供給する。明確化の目的のため、１
つのデータ・ブロック１１２のみを示す。
【００１０】データ・ブロック１１２において、ＡB信
号はブロック選択回路１２０に供給され、ブロック選択
回路１２０は、別の遅延回路１２２およびワード・ライ
ン・ドライバ（ＷＬＤＲＶ）１２４にブロック選択信号
ＢＳＥＬを発生する。遅延回路１２２は、Ｋ制御回路１
０６内の遅延回路１０８と機能が類似しており、ヒュー
ズ回路１１０からＤＣ信号を受信する。このように、遅
延回路１０８，１２２は、ＤＣ信号を通じて同じ遅延コ
ードを受信し、したがってそれらの入力および出力間に
事実上ほぼ同じ量の遅延が発生する。これについては、
以下で更に説明する。ＡR信号は、行選択回路１２６に
供給され、対応するワード・ライン信号をワード・ライ
ン・ドライバ１２４に発生する。ワード・ライン・ドラ
イバ１２４は、ワード・ライン信号ＷＬを、データ・ブ
ロック１１２内のｕ×ｖデータ・アレイ１２８に発生す
る。図示の実施形態では、アレイ１２８は、合計３６Ｋ
ビットに対して７２×５１２ビットとすることが好まし
く、ここでｋ＝１０２４ビットである。データ・アレイ
１２８へのＷＬ信号をアサートすると、データ・アレイ
１２８は、列デコーダ１３０へのＢＬで示すビット・ラ
イン信号およびＢＬＢで示すビット・ライン相補信号を
アサートする。列デコーダ１３０は、ＡCアドレス信号
およびＢＳＥＬ信号を受信する。列デコーダ１３０は、
ＢＬおよびＢＬＢ信号から選択を行い、ＤＬで示す対応
するデータ・ライン信号およびＤＬＢで示すデータ・ラ
イン相補信号を発生し、センス・アンプ１３２に供給す
る。センス・アンプ１３２は、遅延回路１２２によって
アサートされたクロック制御信号ＫＡＭＰ１によって活
性化される。ＫＡＭＰ１信号をアサートすると、センス
・アンプ１３２は、ＤＬ，ＤＢＬ信号上のデータを検出
し、ＧＤＬで示す対応のグローバル・データ・ライン信
号，およびＧＤＬＢで示すそれらの相補信号を発生す
る。
号はブロック選択回路１２０に供給され、ブロック選択
回路１２０は、別の遅延回路１２２およびワード・ライ
ン・ドライバ（ＷＬＤＲＶ）１２４にブロック選択信号
ＢＳＥＬを発生する。遅延回路１２２は、Ｋ制御回路１
０６内の遅延回路１０８と機能が類似しており、ヒュー
ズ回路１１０からＤＣ信号を受信する。このように、遅
延回路１０８，１２２は、ＤＣ信号を通じて同じ遅延コ
ードを受信し、したがってそれらの入力および出力間に
事実上ほぼ同じ量の遅延が発生する。これについては、
以下で更に説明する。ＡR信号は、行選択回路１２６に
供給され、対応するワード・ライン信号をワード・ライ
ン・ドライバ１２４に発生する。ワード・ライン・ドラ
イバ１２４は、ワード・ライン信号ＷＬを、データ・ブ
ロック１１２内のｕ×ｖデータ・アレイ１２８に発生す
る。図示の実施形態では、アレイ１２８は、合計３６Ｋ
ビットに対して７２×５１２ビットとすることが好まし
く、ここでｋ＝１０２４ビットである。データ・アレイ
１２８へのＷＬ信号をアサートすると、データ・アレイ
１２８は、列デコーダ１３０へのＢＬで示すビット・ラ
イン信号およびＢＬＢで示すビット・ライン相補信号を
アサートする。列デコーダ１３０は、ＡCアドレス信号
およびＢＳＥＬ信号を受信する。列デコーダ１３０は、
ＢＬおよびＢＬＢ信号から選択を行い、ＤＬで示す対応
するデータ・ライン信号およびＤＬＢで示すデータ・ラ
イン相補信号を発生し、センス・アンプ１３２に供給す
る。センス・アンプ１３２は、遅延回路１２２によって
アサートされたクロック制御信号ＫＡＭＰ１によって活
性化される。ＫＡＭＰ１信号をアサートすると、センス
・アンプ１３２は、ＤＬ，ＤＢＬ信号上のデータを検出
し、ＧＤＬで示す対応のグローバル・データ・ライン信
号，およびＧＤＬＢで示すそれらの相補信号を発生す
る。
【００１１】Ｋ制御回路１０６内の遅延回路１０８は、
ＫＰＡＤ信号のアサートに応答して発生(initiate)した
ＫR/Wクロック信号上のクロック・パルスの幅を判定す
る。遅延回路１０８は、Ｋ制御回路１０６が、アドレス
・バッファ１０２へのＫR/W信号のパルス幅を制御する
際に利用される。一方、これは、プリデコーダ１０４に
供給されるアドレス信号Ａj／ＡＢjのパルス幅を制御す
る。更に、ＡB，ＡR，ＡCアドレス信号のパルス幅，お
よびデータ・アレイ１２８に供給されるＷＬ信号のパル
ス幅は、遅延回路１０８によって概略的に決定される。
ＢＳＥＬ信号は、最終的に、Ｋ制御回路１０６，アドレ
ス・バッファ１０２，プリデコーダ１０４およびブロッ
ク選択回路１２０による遅延の後、外部クロック信号Ｋ
ＰＡＤのアサートによって発生する。ＫＡＭＰ１信号
は、遅延回路１２２によって遅延された後のＢＳＥＬ信
号のアサートに応答して、遅延回路１２２によってアサ
ートされる。このように、センス・アンプ１３２は、遅
延回路１２２による遅延の後のＫＡＭＰ１信号に応答し
て活性化される。ヒューズ回路１１０は、この遅延の長
さを決定するようにプログラムされている。また、デー
タ・ブロック１１２に供給されるＡB，ＡR，ＡCアドレ
ス信号のパルス幅，およびアドレスをデータ・アレイ１
２８に供給した後のセンス・アンプ１３２の活性化は、
ヒューズ回路１１０によってプログラムされる、遅延回
路１０８による同一量の遅延によって総合的に制御され
る。したがって、センス・アンプ１３２が活性化され得
られるデータをサンプルするまで、アドレス信号は必要
な長さだけアサートされる。
ＫＰＡＤ信号のアサートに応答して発生(initiate)した
ＫR/Wクロック信号上のクロック・パルスの幅を判定す
る。遅延回路１０８は、Ｋ制御回路１０６が、アドレス
・バッファ１０２へのＫR/W信号のパルス幅を制御する
際に利用される。一方、これは、プリデコーダ１０４に
供給されるアドレス信号Ａj／ＡＢjのパルス幅を制御す
る。更に、ＡB，ＡR，ＡCアドレス信号のパルス幅，お
よびデータ・アレイ１２８に供給されるＷＬ信号のパル
ス幅は、遅延回路１０８によって概略的に決定される。
ＢＳＥＬ信号は、最終的に、Ｋ制御回路１０６，アドレ
ス・バッファ１０２，プリデコーダ１０４およびブロッ
ク選択回路１２０による遅延の後、外部クロック信号Ｋ
ＰＡＤのアサートによって発生する。ＫＡＭＰ１信号
は、遅延回路１２２によって遅延された後のＢＳＥＬ信
号のアサートに応答して、遅延回路１２２によってアサ
ートされる。このように、センス・アンプ１３２は、遅
延回路１２２による遅延の後のＫＡＭＰ１信号に応答し
て活性化される。ヒューズ回路１１０は、この遅延の長
さを決定するようにプログラムされている。また、デー
タ・ブロック１１２に供給されるＡB，ＡR，ＡCアドレ
ス信号のパルス幅，およびアドレスをデータ・アレイ１
２８に供給した後のセンス・アンプ１３２の活性化は、
ヒューズ回路１１０によってプログラムされる、遅延回
路１０８による同一量の遅延によって総合的に制御され
る。したがって、センス・アンプ１３２が活性化され得
られるデータをサンプルするまで、アドレス信号は必要
な長さだけアサートされる。
【００１２】メモリ素子１００を完全に処理し、対応す
るＩＣ上に製作し終えた後、これを検査し、そのタイミ
ング特性を判定する。即ち、ＡＤＤＲj信号，ＳＳＢＰ
ＡＤ，ＳＷＢＰＡＤによって、メモリ素子１００へのア
ドレスをアサートし、ＫＰＡＤ信号を発生して、メモリ
・ブロック１１２を含むメモリ・ブロックの全てにデー
タを書き込み、更にメモリ・ブロックの全てからデータ
を読み出す。かかる検査は、種々の温度および電圧条件
だけでなく、種々の周波数レベルにおいて行なうことが
好ましい。データ・アレイ１２８のようなデータ・アレ
イがビット・ラインＢＬ，ＢＬＢおよびデータ・ライン
ＬＤ，ＤＬＢ上に発生するビット・ライン・データを検
出し、測定する。これらの検査を行い、ＢＳＥＬ信号の
アサートに応答した遅延回路１２２の適切な遅延量を判
定し、センス・アンプ１３２を含む、各ブロックのセン
ス・アンプ全てが適切な時点に活性化されることを保証
する。遅延の決定は、メモリ素子１００の全オクタント
の各ブロック内における、各データ・アレイの最も遅い
データ経路を考慮に入れなければならない。このよう
に、遅延回路１２２による適切な遅延を決定し、適切な
時点でセンス・アンプ１３２へのＫＡＭＰ１信号をアサ
ートし、データ・ラインＤＬ，ＤＬＢが十分な電圧差を
有し、データ・アレイ１２８から正しいデータを検出す
ることを保証する。一旦遅延を決定したなら、ヒューズ
回路１１０内のヒューズを破断して、決定した遅延を遅
延回路１２２にプログラムする。遅延回路１０８は遅延
回路１２２と同様であり双方共同じＤＣ信号を受信する
ので、遅延回路１０８には、遅延回路１２２とほぼ同じ
遅延がプログラムされる。
るＩＣ上に製作し終えた後、これを検査し、そのタイミ
ング特性を判定する。即ち、ＡＤＤＲj信号，ＳＳＢＰ
ＡＤ，ＳＷＢＰＡＤによって、メモリ素子１００へのア
ドレスをアサートし、ＫＰＡＤ信号を発生して、メモリ
・ブロック１１２を含むメモリ・ブロックの全てにデー
タを書き込み、更にメモリ・ブロックの全てからデータ
を読み出す。かかる検査は、種々の温度および電圧条件
だけでなく、種々の周波数レベルにおいて行なうことが
好ましい。データ・アレイ１２８のようなデータ・アレ
イがビット・ラインＢＬ，ＢＬＢおよびデータ・ライン
ＬＤ，ＤＬＢ上に発生するビット・ライン・データを検
出し、測定する。これらの検査を行い、ＢＳＥＬ信号の
アサートに応答した遅延回路１２２の適切な遅延量を判
定し、センス・アンプ１３２を含む、各ブロックのセン
ス・アンプ全てが適切な時点に活性化されることを保証
する。遅延の決定は、メモリ素子１００の全オクタント
の各ブロック内における、各データ・アレイの最も遅い
データ経路を考慮に入れなければならない。このよう
に、遅延回路１２２による適切な遅延を決定し、適切な
時点でセンス・アンプ１３２へのＫＡＭＰ１信号をアサ
ートし、データ・ラインＤＬ，ＤＬＢが十分な電圧差を
有し、データ・アレイ１２８から正しいデータを検出す
ることを保証する。一旦遅延を決定したなら、ヒューズ
回路１１０内のヒューズを破断して、決定した遅延を遅
延回路１２２にプログラムする。遅延回路１０８は遅延
回路１２２と同様であり双方共同じＤＣ信号を受信する
ので、遅延回路１０８には、遅延回路１２２とほぼ同じ
遅延がプログラムされる。
【００１３】ヒューズの破断は、メモリ技術では一般的
である。典型的に、メモリは、ヒューズの破断によって
選択的に実施される冗長性を有する。更に、今日では、
ロット番号，ウエハ上の位置，およびその他の情報に基
づいて個々の集積回路を識別することも一般的となって
いる。この情報はＩＣ上にも置かれ、したがってヒュー
ズの破断によってエンコードされる。このように、ヒュ
ーズの破断は、実際には、製作される各素子上で、この
ような場合に行なうことも可能である。メモリにおける
冗長性の場合、冗長性が要求される場合のみに限られ
る。しかしながら、冗長性を実施する技術は非常に信頼
性が高いので、ヒューズ破断技術を使用する危険性は、
各素子上で実行しても、極めて低い。本明細書で説明す
るように、メモリ素子１００には、更に、センス・アン
プ１３２を含む複数のセンス・アンプを活性化するため
の最短時間量を判定するための検査が行われ、データ・
アレイ１２８を含む複数のデータ・アレイによる最も遅
い遅延を考慮に入れる。一旦このように判定したなら、
ヒューズ回路１１０を破断し、遅延回路１２２の適正な
遅延を確定する。メモリ素子１００の各ブロック内には
同様の種類の遅延素子も設けられているので、オクタン
トの全てにわたる全ての遅延素子，およびメモリ素子１
００の各ブロック内にある全ての遅延素子には、同じ遅
延量がプログラムされる。このように、検査後には、製
造した個々のＩＣに基づいて最適な遅延量がプログラム
されている。
である。典型的に、メモリは、ヒューズの破断によって
選択的に実施される冗長性を有する。更に、今日では、
ロット番号，ウエハ上の位置，およびその他の情報に基
づいて個々の集積回路を識別することも一般的となって
いる。この情報はＩＣ上にも置かれ、したがってヒュー
ズの破断によってエンコードされる。このように、ヒュ
ーズの破断は、実際には、製作される各素子上で、この
ような場合に行なうことも可能である。メモリにおける
冗長性の場合、冗長性が要求される場合のみに限られ
る。しかしながら、冗長性を実施する技術は非常に信頼
性が高いので、ヒューズ破断技術を使用する危険性は、
各素子上で実行しても、極めて低い。本明細書で説明す
るように、メモリ素子１００には、更に、センス・アン
プ１３２を含む複数のセンス・アンプを活性化するため
の最短時間量を判定するための検査が行われ、データ・
アレイ１２８を含む複数のデータ・アレイによる最も遅
い遅延を考慮に入れる。一旦このように判定したなら、
ヒューズ回路１１０を破断し、遅延回路１２２の適正な
遅延を確定する。メモリ素子１００の各ブロック内には
同様の種類の遅延素子も設けられているので、オクタン
トの全てにわたる全ての遅延素子，およびメモリ素子１
００の各ブロック内にある全ての遅延素子には、同じ遅
延量がプログラムされる。このように、検査後には、製
造した個々のＩＣに基づいて最適な遅延量がプログラム
されている。
【００１４】図２は、メモリ素子１００の遅延回路１０
８，１２２のいずれかまたは双方に使用可能な、プログ
ラマブル遅延回路２００の一実施例の構成図である。遅
延回路２００は、所定の遅延回路２０２ないし２０５，
三状態型バッファ(tri-stateable buffer)２０６ないし
２１３，反転器２１４ないし２１７および入力バッファ
２０１を含む。入力バッファ２０１は、入力および出力
反転バッファと置換することができる。バッファ２０１
は、ＩＮで示す入力信号を受信し、その出力をアサート
して所定の遅延回路２０２の入力および三状態型バッフ
ァ２０６の入力に供給する。所定の遅延回路２０２の出
力は、三状態型バッファ２１０の入力に供給される。三
状態型バッファ２１０の出力は、所定の遅延回路２０３
の入力および三状態型バッファ２０７の入力に供給され
る。所定の遅延回路２０３の出力は、三状態型バッファ
２１１の入力に供給される。三状態型バッファ２１１の
出力は、所定の遅延回路２０４の入力、および三状態型
バッファ２０８の入力に供給される。所定の遅延回路２
０４の出力は、三状態型バッファ２１２の入力に供給さ
れる。三状態型バッファ２１２の出力は、所定の遅延回
路２０５の入力および三状態型バッファ２０９の入力に
供給される。所定の遅延回路２０５の出力は、三状態型
バッファ２１３の入力に供給される。三状態型バッファ
２１３の出力は、三状態型バッファ２０９の出力に結合
され、ＯＵＴで示す出力信号を供給する。三状態型バッ
ファ２０６の出力は、三状態型バッファ２０７の入力に
供給される。三状態型バッファ２０７の出力は、三状態
型バッファ２０８の入力に供給される。三状態型バッフ
ァ２０８の出力は、三状態型バッファ２０９の入力に供
給される。
８，１２２のいずれかまたは双方に使用可能な、プログ
ラマブル遅延回路２００の一実施例の構成図である。遅
延回路２００は、所定の遅延回路２０２ないし２０５，
三状態型バッファ(tri-stateable buffer)２０６ないし
２１３，反転器２１４ないし２１７および入力バッファ
２０１を含む。入力バッファ２０１は、入力および出力
反転バッファと置換することができる。バッファ２０１
は、ＩＮで示す入力信号を受信し、その出力をアサート
して所定の遅延回路２０２の入力および三状態型バッフ
ァ２０６の入力に供給する。所定の遅延回路２０２の出
力は、三状態型バッファ２１０の入力に供給される。三
状態型バッファ２１０の出力は、所定の遅延回路２０３
の入力および三状態型バッファ２０７の入力に供給され
る。所定の遅延回路２０３の出力は、三状態型バッファ
２１１の入力に供給される。三状態型バッファ２１１の
出力は、所定の遅延回路２０４の入力、および三状態型
バッファ２０８の入力に供給される。所定の遅延回路２
０４の出力は、三状態型バッファ２１２の入力に供給さ
れる。三状態型バッファ２１２の出力は、所定の遅延回
路２０５の入力および三状態型バッファ２０９の入力に
供給される。所定の遅延回路２０５の出力は、三状態型
バッファ２１３の入力に供給される。三状態型バッファ
２１３の出力は、三状態型バッファ２０９の出力に結合
され、ＯＵＴで示す出力信号を供給する。三状態型バッ
ファ２０６の出力は、三状態型バッファ２０７の入力に
供給される。三状態型バッファ２０７の出力は、三状態
型バッファ２０８の入力に供給される。三状態型バッフ
ァ２０８の出力は、三状態型バッファ２０９の入力に供
給される。
【００１５】ヒューズ回路１１０は、纏めてＤＣ信号と
して示す、Ｎ個の遅延コード信号を、各入力に供給し、
遅延回路２００をプログラムする。図示の実施例では、
４つのＤＣ信号２００ないし２２３を示すが、プログラ
マブル遅延の分解能に応じて、あらゆる数の遅延コード
信号でも代替実施例では使用可能であることは理解され
よう。４つの遅延信号２２０ないし２２３は、２4即ち
１６個の異なる遅延レベルを与える。これらはメモリ回
路１００の遅延回路１０６，１２２に対して受け入れ可
能と判断される。コード信号２２０は、反転器２１４の
入力，三状態型バッファ２０６の反転制御入力，および
三状態型バッファ２１０の非反転制御入力に供給され
る。コード信号２２１は、反転器２１５の入力，三状態
型バッファ２０７の反転制御入力，および三状態型バッ
ファ２１１の非反転制御入力に供給される。コード信号
２２２は、反転器２１６の入力，三状態型バッファ２０
８の反転制御入力，および三状態型バッファ２１２の非
反転制御入力に供給される。コード信号２２３は、反転
器２１７の入力，三状態型バッファ２０９の反転制御入
力，および三状態型バッファ２１３の非反転制御入力に
供給される。反転器２１４の出力は、三状態型バッファ
２０６の非反転制御入力，および三状態型バッファ２１
０の反転制御入力に供給される。反転器２１５の出力
は、三状態型バッファ２０７の非反転制御入力，および
三状態型バッファ２１１の反転制御入力に供給される。
反転器２１６の出力は、三状態型バッファ２０８の非反
転制御入力，および三状態型バッファ２１２の反転制御
入力に供給される。反転器２１７の出力は、三状態型バ
ッファ２０９の非反転制御入力，および三状態型バッフ
ァ２１３の反転制御入力に供給される。
して示す、Ｎ個の遅延コード信号を、各入力に供給し、
遅延回路２００をプログラムする。図示の実施例では、
４つのＤＣ信号２００ないし２２３を示すが、プログラ
マブル遅延の分解能に応じて、あらゆる数の遅延コード
信号でも代替実施例では使用可能であることは理解され
よう。４つの遅延信号２２０ないし２２３は、２4即ち
１６個の異なる遅延レベルを与える。これらはメモリ回
路１００の遅延回路１０６，１２２に対して受け入れ可
能と判断される。コード信号２２０は、反転器２１４の
入力，三状態型バッファ２０６の反転制御入力，および
三状態型バッファ２１０の非反転制御入力に供給され
る。コード信号２２１は、反転器２１５の入力，三状態
型バッファ２０７の反転制御入力，および三状態型バッ
ファ２１１の非反転制御入力に供給される。コード信号
２２２は、反転器２１６の入力，三状態型バッファ２０
８の反転制御入力，および三状態型バッファ２１２の非
反転制御入力に供給される。コード信号２２３は、反転
器２１７の入力，三状態型バッファ２０９の反転制御入
力，および三状態型バッファ２１３の非反転制御入力に
供給される。反転器２１４の出力は、三状態型バッファ
２０６の非反転制御入力，および三状態型バッファ２１
０の反転制御入力に供給される。反転器２１５の出力
は、三状態型バッファ２０７の非反転制御入力，および
三状態型バッファ２１１の反転制御入力に供給される。
反転器２１６の出力は、三状態型バッファ２０８の非反
転制御入力，および三状態型バッファ２１２の反転制御
入力に供給される。反転器２１７の出力は、三状態型バ
ッファ２０９の非反転制御入力，および三状態型バッフ
ァ２１３の反転制御入力に供給される。
【００１６】遅延回路２００は、４つの異なる遅延を含
む。これらは、互いに対して増大する比率となってい
る。この場合、所定の遅延回路２０５は、（１）の遅延
として括弧書きで示す基準遅延を有する。所定の遅延回
路２０４は所定の遅延回路２０５の２倍（２）である遅
延を有し、所定の遅延回路２０３は所定の遅延回路２０
５の４倍（４）の遅延を有し、所定の遅延回路２０２は
所定の遅延回路２０５の８倍（８）の遅延を有する。Ｄ
Ｃ信号上には４つの二進ビットが送られるので、４つの
遅延は、これら４つのビットに応じて選択され、４つの
二進ビットから得られる１６種類の選択肢全てを考慮に
入れて、０から１６まで（１６の遅延レベル）の中から
あらゆる遅延量が選択可能となるように構成する。
む。これらは、互いに対して増大する比率となってい
る。この場合、所定の遅延回路２０５は、（１）の遅延
として括弧書きで示す基準遅延を有する。所定の遅延回
路２０４は所定の遅延回路２０５の２倍（２）である遅
延を有し、所定の遅延回路２０３は所定の遅延回路２０
５の４倍（４）の遅延を有し、所定の遅延回路２０２は
所定の遅延回路２０５の８倍（８）の遅延を有する。Ｄ
Ｃ信号上には４つの二進ビットが送られるので、４つの
遅延は、これら４つのビットに応じて選択され、４つの
二進ビットから得られる１６種類の選択肢全てを考慮に
入れて、０から１６まで（１６の遅延レベル）の中から
あらゆる遅延量が選択可能となるように構成する。
【００１７】動作は、所定の遅延回路２０２ないし２０
５のいずれかを迂回するか、あるいはいずれの組み合わ
せでも使用可能とする。遅延回路２０２ないし２０５
は、二進コード信号２２０ないし２２３にそれぞれ対応
する。特定のビット信号が論理ハイである場合、対応す
る遅延がイネーブルされる。例えば、二進信号２２０，
２２２を論理ハイ状態で印加し、二進コード信号２２
１，２２３を論理ロー状態で印加することにより、１０
の遅延を得ることができる。これは、所定の遅延回路２
０２および所定の遅延回路２０４を通過し、一方所定の
遅延回路２０３，２０５を迂回するという意味である。
２の累乗とし、更に遅延間に三状態型ドライバを用いる
ことによって、遅延は、０から１５までの選択肢全てを
線形に与える。これは、デコーディング回路を遅延経路
に統合し、その結果比較的小さな面積となるようにした
ので、コンパクトでもある。この種のプログラマブル遅
延は、このように有効であるが、必須ではない。当技術
分野では既知の他の種類のプログラマブル遅延を遅延回
路２００の代わりに用いることも可能である。
５のいずれかを迂回するか、あるいはいずれの組み合わ
せでも使用可能とする。遅延回路２０２ないし２０５
は、二進コード信号２２０ないし２２３にそれぞれ対応
する。特定のビット信号が論理ハイである場合、対応す
る遅延がイネーブルされる。例えば、二進信号２２０，
２２２を論理ハイ状態で印加し、二進コード信号２２
１，２２３を論理ロー状態で印加することにより、１０
の遅延を得ることができる。これは、所定の遅延回路２
０２および所定の遅延回路２０４を通過し、一方所定の
遅延回路２０３，２０５を迂回するという意味である。
２の累乗とし、更に遅延間に三状態型ドライバを用いる
ことによって、遅延は、０から１５までの選択肢全てを
線形に与える。これは、デコーディング回路を遅延経路
に統合し、その結果比較的小さな面積となるようにした
ので、コンパクトでもある。この種のプログラマブル遅
延は、このように有効であるが、必須ではない。当技術
分野では既知の他の種類のプログラマブル遅延を遅延回
路２００の代わりに用いることも可能である。
【００１８】二進数の１，２，４，８という手法以外の
遅延比率を選択する別の選択肢も使用可能である。ビッ
ト選択に基づいて、非線形遅延を用いる状況もあり得
る。選択が大量の遅延または殆ど無遅延のいずれかであ
るが、双方の場合において微調整が必要な状況もあり得
る。かかる場合、所定の遅延回路２０２は、大きな遅延
が望ましい場合の遅延の推定値である、比較的大きな数
値に選択することができる。他の遅延は、１，２および
４の関係のように、同一のままとすれば、大きな遅延ま
たは殆ど０の遅延のいずれかの場合における、精細な解
像度を確保することができる。いずれの場合でも、更に
有用で、ＤＣ信号によって選択可能な他の遅延の組み合
わせも可能である。
遅延比率を選択する別の選択肢も使用可能である。ビッ
ト選択に基づいて、非線形遅延を用いる状況もあり得
る。選択が大量の遅延または殆ど無遅延のいずれかであ
るが、双方の場合において微調整が必要な状況もあり得
る。かかる場合、所定の遅延回路２０２は、大きな遅延
が望ましい場合の遅延の推定値である、比較的大きな数
値に選択することができる。他の遅延は、１，２および
４の関係のように、同一のままとすれば、大きな遅延ま
たは殆ど０の遅延のいずれかの場合における、精細な解
像度を確保することができる。いずれの場合でも、更に
有用で、ＤＣ信号によって選択可能な他の遅延の組み合
わせも可能である。
【００１９】図３は、図１に示したＫ制御回路１０６の
概略ブロック図である。外部クロックＫＰＡＤをバッフ
ァ３０１の入力に供給し、その出力を制御ロジック３０
５に供給する。リード／ライト制御信号は、ＳＳＢＰＡ
Ｄで示す同期選択バー信号およびＳＷＢＰＡＤで示す同
期ライト・バー信号を含む。バー即ち「Ｂ」は、否定論
理を示す。ＳＳＢＰＡＤ信号をローにアサートすると、
リードまたはライトいずれかのためのメモリ・アクセス
を示し、ＳＷＢＰＡＤ信号をローにアサートするとライ
ト・サイクルとなり、ハイにアサートするとリード・サ
イクルとなる。ＳＳＢＰＡＤ信号は、バッファ３０３に
供給され、その出力は制御ロジック３０５に供給され
る。ＳＷＢＰＡＤ信号は、バッファ３０４に供給され、
その出力は制御ロジック３０５に供給される。制御ロジ
ック３０５は、ＳＳＢＰＡＤ信号を通じてメモリ・アク
セス・サイクルを検出し、ＳＷＢＰＡＤ信号に基づい
て、リードまたはライト・サイクルを判定する。リード
・サイクルでは、制御ロジック３０５は、ＫＰＡＤクロ
ック信号のアサートと同期して、リード信号Ｒをアサー
トする。ライト・サイクルでは、制御ロジック３０５
は、クロック信号ＫＰＡＤのアサートと同期してライト
信号Ｗをアサートする。Ｒ信号は、バッファＫＲＢＵＦ
３０７の入力に供給され、ＫＲで示す出力リード・クロ
ック信号をアサートする。Ｗ信号は、ライト・バッファ
ＫＷＢＵＦ３０９の入力に供給され、出力ライト信号Ｋ
をアサートする。ＫＲおよびＫＷ信号を、纏めてＫR/W
信号と呼ぶ。この信号は、前述のように、アドレス・バ
ッファ１０２に供給される。ＫＲ，ＫＷ信号は、二入力
ＯＲゲート３１３の各入力に供給される。ＯＲゲート３
１３の出力は、遅延回路１０８の入力に供給される。ま
た、遅延回路１０８は前述のように、ヒューズ回路１１
０からＤＣ信号も受信する。遅延回路１０８の出力は、
信号ＲＥＳＥＴをアサートし、これをリードおよびライ
ト・バッファＫＲＢＵＦ３０７，ＫＷＢＵＦ３０９のリ
セット入力に供給する。この実施例では、ＫＲＢＵＦお
よびＫＷＢＵＦ双方に１つの遅延回路を用いるが、２つ
の遅延回路を用いること、言い換えると、１つをＫＲＢ
ＵＦにそして１つをＫＷＢＵＦに用いることも既知であ
る。
概略ブロック図である。外部クロックＫＰＡＤをバッフ
ァ３０１の入力に供給し、その出力を制御ロジック３０
５に供給する。リード／ライト制御信号は、ＳＳＢＰＡ
Ｄで示す同期選択バー信号およびＳＷＢＰＡＤで示す同
期ライト・バー信号を含む。バー即ち「Ｂ」は、否定論
理を示す。ＳＳＢＰＡＤ信号をローにアサートすると、
リードまたはライトいずれかのためのメモリ・アクセス
を示し、ＳＷＢＰＡＤ信号をローにアサートするとライ
ト・サイクルとなり、ハイにアサートするとリード・サ
イクルとなる。ＳＳＢＰＡＤ信号は、バッファ３０３に
供給され、その出力は制御ロジック３０５に供給され
る。ＳＷＢＰＡＤ信号は、バッファ３０４に供給され、
その出力は制御ロジック３０５に供給される。制御ロジ
ック３０５は、ＳＳＢＰＡＤ信号を通じてメモリ・アク
セス・サイクルを検出し、ＳＷＢＰＡＤ信号に基づい
て、リードまたはライト・サイクルを判定する。リード
・サイクルでは、制御ロジック３０５は、ＫＰＡＤクロ
ック信号のアサートと同期して、リード信号Ｒをアサー
トする。ライト・サイクルでは、制御ロジック３０５
は、クロック信号ＫＰＡＤのアサートと同期してライト
信号Ｗをアサートする。Ｒ信号は、バッファＫＲＢＵＦ
３０７の入力に供給され、ＫＲで示す出力リード・クロ
ック信号をアサートする。Ｗ信号は、ライト・バッファ
ＫＷＢＵＦ３０９の入力に供給され、出力ライト信号Ｋ
をアサートする。ＫＲおよびＫＷ信号を、纏めてＫR/W
信号と呼ぶ。この信号は、前述のように、アドレス・バ
ッファ１０２に供給される。ＫＲ，ＫＷ信号は、二入力
ＯＲゲート３１３の各入力に供給される。ＯＲゲート３
１３の出力は、遅延回路１０８の入力に供給される。ま
た、遅延回路１０８は前述のように、ヒューズ回路１１
０からＤＣ信号も受信する。遅延回路１０８の出力は、
信号ＲＥＳＥＴをアサートし、これをリードおよびライ
ト・バッファＫＲＢＵＦ３０７，ＫＷＢＵＦ３０９のリ
セット入力に供給する。この実施例では、ＫＲＢＵＦお
よびＫＷＢＵＦ双方に１つの遅延回路を用いるが、２つ
の遅延回路を用いること、言い換えると、１つをＫＲＢ
ＵＦにそして１つをＫＷＢＵＦに用いることも既知であ
る。
【００２０】ＫＲＢＵＦ回路３０７は、その入力におけ
るＲ信号のアサートに応答してＫＲ信号をアサートす
る。同様に、ＫＷＢＵＦ回路３０９は、その入力におけ
るＷ信号のアサートに応答して、ＫＷ信号をアサートす
る。ＫＲおよびＫＷ信号のいずれかのアサートは、ＯＲ
ゲート３１３を介して、遅延回路１０８によって検出さ
れる。遅延回路１０８によって遅延をプログラムした
後、遅延回路１０８はＲＥＳＥＴ信号をアサートし、Ｋ
ＲＢＵＦ回路３０７およびＫＷＢＵＦ回路３０９をリセ
ットする。このように、メモリ・アクセスの間にＫＰＡ
Ｄ信号のアサートに応答して、ＫＲまたはＫＷ信号のい
ずれかがアサートされると、アサートされたクロック信
号は、遅延回路１０８にプログラムされた遅延にほぼ等
しいパルス幅を有する。同時に、ＫR/W信号は、リード
およびライト・サイクル双方に対して遅延回路１０８に
よって制御されたパルス幅を有する。
るＲ信号のアサートに応答してＫＲ信号をアサートす
る。同様に、ＫＷＢＵＦ回路３０９は、その入力におけ
るＷ信号のアサートに応答して、ＫＷ信号をアサートす
る。ＫＲおよびＫＷ信号のいずれかのアサートは、ＯＲ
ゲート３１３を介して、遅延回路１０８によって検出さ
れる。遅延回路１０８によって遅延をプログラムした
後、遅延回路１０８はＲＥＳＥＴ信号をアサートし、Ｋ
ＲＢＵＦ回路３０７およびＫＷＢＵＦ回路３０９をリセ
ットする。このように、メモリ・アクセスの間にＫＰＡ
Ｄ信号のアサートに応答して、ＫＲまたはＫＷ信号のい
ずれかがアサートされると、アサートされたクロック信
号は、遅延回路１０８にプログラムされた遅延にほぼ等
しいパルス幅を有する。同時に、ＫR/W信号は、リード
およびライト・サイクル双方に対して遅延回路１０８に
よって制御されたパルス幅を有する。
【００２１】図４は、ゼロ復帰（ＲＴＺ）方式にしたが
って実施したパルス幅制御型アドレス・バッファの簡略
ブロック図である。ＫR/W信号がアドレス・バッファ４
００のクロック入力に供給される。アドレス・バッファ
４００は、そのデータ入力において、ＡＤＤＲjのそれ
ぞれを１つずつ受信する。アドレス・バッファ４００
は、その非反転出力において対応するアドレス信号Ａj
をアサートし、その反転出力において相補アドレス・ビ
ットＡＢjをアサートする。ＫR/Wクロック信号がローの
場合、出力Ａj，ＡＢjにおけるアドレス信号は双方と
も、ＲＴＺ方式にしたがって、ローにアサートされる。
ＫR/Wクロック信号がハイに移行すると、アドレス・バ
ッファ４００は、Ａj出力をアサートし、ＡＤＤＲj入力
信号上でアサートされた入力アドレス・ビットと対応付
ける。相補アドレス・ビットＡＢjは、Ａjアドレス・ビ
ットの逆論理レベルにアサートされる。ＫR/Wクロック
信号がローに移行すると、アドレス・ビットＡj，ＡＢj
の双方は０即ち論理ローに戻る。このように、ＫR/W信
号がハイに移行するのに応答してアドレス・ビット
Ａj，ＡＢjの一方のみがハイにアサートされ、ＫR/W信
号の場合と同じ長さだけハイに留まる。したがって、結
果的にアドレス・ビットＡj，ＡＢjのいずれかでアサー
トされたパルスは、ＫR/W信号の入力クロック・パルス
とほぼ同じ持続時間を有することになる。
って実施したパルス幅制御型アドレス・バッファの簡略
ブロック図である。ＫR/W信号がアドレス・バッファ４
００のクロック入力に供給される。アドレス・バッファ
４００は、そのデータ入力において、ＡＤＤＲjのそれ
ぞれを１つずつ受信する。アドレス・バッファ４００
は、その非反転出力において対応するアドレス信号Ａj
をアサートし、その反転出力において相補アドレス・ビ
ットＡＢjをアサートする。ＫR/Wクロック信号がローの
場合、出力Ａj，ＡＢjにおけるアドレス信号は双方と
も、ＲＴＺ方式にしたがって、ローにアサートされる。
ＫR/Wクロック信号がハイに移行すると、アドレス・バ
ッファ４００は、Ａj出力をアサートし、ＡＤＤＲj入力
信号上でアサートされた入力アドレス・ビットと対応付
ける。相補アドレス・ビットＡＢjは、Ａjアドレス・ビ
ットの逆論理レベルにアサートされる。ＫR/Wクロック
信号がローに移行すると、アドレス・ビットＡj，ＡＢj
の双方は０即ち論理ローに戻る。このように、ＫR/W信
号がハイに移行するのに応答してアドレス・ビット
Ａj，ＡＢjの一方のみがハイにアサートされ、ＫR/W信
号の場合と同じ長さだけハイに留まる。したがって、結
果的にアドレス・ビットＡj，ＡＢjのいずれかでアサー
トされたパルスは、ＫR/W信号の入力クロック・パルス
とほぼ同じ持続時間を有することになる。
【００２２】図５は、図１に示したメモリ回路１００の
リード動作を示すタイミング図である。Ａ０で示すアド
レスが、入力ＡＤＤＲj信号上に現れ、ＳＳＢＰＡＤ信
号がローにアサートされメモリ・アクセスを指定する。
ＳＷＢＰＡＤ信号がハイにアサートされ、リード・サイ
クルを指定する。次に、ＫＰＡＤ信号がハイにアサート
され、ＳＳＢＰＡＤ，ＳＷＢＰＡＤ，ＡＤＤＲj信号を
サンプルし、リード・サイクルおよび対応するアドレス
を検出する。したがって、これに応答してＫＲ信号がハ
イにアサートされ、ＶＡＬで示すパルス幅を有する。Ｖ
ＡＬは遅延回路１０８によって決定される。ＫＲ信号の
アサートにより、アドレス・バッファ１０２からの
Ａj，ＡＢjアドレス信号双方の対応するパルスが、プリ
レコーダ１０４に供給される。プリデコーダ１０４はＡ
B，ＡC，ＡR信号を発生する。これらは、最終的に、ＡB
アドレス信号によって決定される選択ブロックに対す
る、データ・アレイ１２８への対応するＷＬ信号をアサ
ートすることに関与する。また、ＡB信号上のパルスに
より、ＢＳＥＬ信号も、選択したブロックに対して、ブ
ロック選択回路１２０によってハイにアサートされる。
ワード・ライン・ドライバ１２４は、データ・アレイ１
２８への対応するＷＬ信号をアサートする。データ・ア
レイ１２８は、これに応答して、ビット・ラインＢＬ／
ＢＬＢ上でデータを発生し始める。列デコーダ１３０
は、ビット・ラインＢＬ，ＢＬＢを選択し、その出力に
おいて対応するＤＬ，ＤＬＢデータ・ライン上のデータ
をアサートし始める。
リード動作を示すタイミング図である。Ａ０で示すアド
レスが、入力ＡＤＤＲj信号上に現れ、ＳＳＢＰＡＤ信
号がローにアサートされメモリ・アクセスを指定する。
ＳＷＢＰＡＤ信号がハイにアサートされ、リード・サイ
クルを指定する。次に、ＫＰＡＤ信号がハイにアサート
され、ＳＳＢＰＡＤ，ＳＷＢＰＡＤ，ＡＤＤＲj信号を
サンプルし、リード・サイクルおよび対応するアドレス
を検出する。したがって、これに応答してＫＲ信号がハ
イにアサートされ、ＶＡＬで示すパルス幅を有する。Ｖ
ＡＬは遅延回路１０８によって決定される。ＫＲ信号の
アサートにより、アドレス・バッファ１０２からの
Ａj，ＡＢjアドレス信号双方の対応するパルスが、プリ
レコーダ１０４に供給される。プリデコーダ１０４はＡ
B，ＡC，ＡR信号を発生する。これらは、最終的に、ＡB
アドレス信号によって決定される選択ブロックに対す
る、データ・アレイ１２８への対応するＷＬ信号をアサ
ートすることに関与する。また、ＡB信号上のパルスに
より、ＢＳＥＬ信号も、選択したブロックに対して、ブ
ロック選択回路１２０によってハイにアサートされる。
ワード・ライン・ドライバ１２４は、データ・アレイ１
２８への対応するＷＬ信号をアサートする。データ・ア
レイ１２８は、これに応答して、ビット・ラインＢＬ／
ＢＬＢ上でデータを発生し始める。列デコーダ１３０
は、ビット・ラインＢＬ，ＢＬＢを選択し、その出力に
おいて対応するＤＬ，ＤＬＢデータ・ライン上のデータ
をアサートし始める。
【００２３】ブロック選択回路１２０によるＢＳＥＬ信
号のアサートにより、遅延回路１２２のプログラムした
遅延が開始する。したがって、プログラムした遅延ＶＡ
Ｌの後、遅延回路１２２はＫＡＭＰ１信号をアサート
し、センス・アンプ１３２を活性化する。ＫＡＭＰ１信
号のアサートにより、データ・ラインＤＬ，ＤＬＢ上の
データが分離し、適切なデータを発生する。ＧＤＬＥＱ
Ｂと呼ぶ、グローバル・イコライザ信号も、ＫＡＭＰ１
信号に応答してアサートされ、グローバル・データ・ラ
イン等化回路（図示せず）をオフとし、センス・アンプ
１３２にＧＤＬ，ＧＤＬＢグローバル・データ・ライン
上に素早くデータを発生させる。こうして、ＧＤＬ，Ｇ
ＤＬＢグローバル・データ・ライン上でアサートされた
データは、メモリ素子１００の他の増幅器（図示せず）
による検出およびサンプリングに使用可能となる。
号のアサートにより、遅延回路１２２のプログラムした
遅延が開始する。したがって、プログラムした遅延ＶＡ
Ｌの後、遅延回路１２２はＫＡＭＰ１信号をアサート
し、センス・アンプ１３２を活性化する。ＫＡＭＰ１信
号のアサートにより、データ・ラインＤＬ，ＤＬＢ上の
データが分離し、適切なデータを発生する。ＧＤＬＥＱ
Ｂと呼ぶ、グローバル・イコライザ信号も、ＫＡＭＰ１
信号に応答してアサートされ、グローバル・データ・ラ
イン等化回路（図示せず）をオフとし、センス・アンプ
１３２にＧＤＬ，ＧＤＬＢグローバル・データ・ライン
上に素早くデータを発生させる。こうして、ＧＤＬ，Ｇ
ＤＬＢグローバル・データ・ライン上でアサートされた
データは、メモリ素子１００の他の増幅器（図示せず）
による検出およびサンプリングに使用可能となる。
【００２４】ＫＲ信号は、遅延回路１０８によって決定
されるＶＡＬのパルス期間を有する。ＶＡＬの遅延の
後、ＫＲ信号はローにディアサートされ、アドレス信号
Ａj，ＡＢj上でゼロ復帰が生ずる。一方、Ａj，ＡＢj信
号のＲＴＺによって、ワード・ライン・ドライバ１２４
がＷＬ信号をニゲートする。ＫＡＭＰ１信号がアサート
されると、ブロック選択回路１２０はＢＳＥＬ信号をデ
ィアサートし、これによって列デコーダ１３０を不活性
化するので、データ・ラインＤＬ，ＤＬＢは初期化状態
に戻る。ＧＤＬＥＱＢ信号は、所定のパルス幅を有し、
ニゲートされると、ＧＤＬ，ＧＤＬＢグローバル・デー
タ・ラインを初期化状態に戻させる。
されるＶＡＬのパルス期間を有する。ＶＡＬの遅延の
後、ＫＲ信号はローにディアサートされ、アドレス信号
Ａj，ＡＢj上でゼロ復帰が生ずる。一方、Ａj，ＡＢj信
号のＲＴＺによって、ワード・ライン・ドライバ１２４
がＷＬ信号をニゲートする。ＫＡＭＰ１信号がアサート
されると、ブロック選択回路１２０はＢＳＥＬ信号をデ
ィアサートし、これによって列デコーダ１３０を不活性
化するので、データ・ラインＤＬ，ＤＬＢは初期化状態
に戻る。ＧＤＬＥＱＢ信号は、所定のパルス幅を有し、
ニゲートされると、ＧＤＬ，ＧＤＬＢグローバル・デー
タ・ラインを初期化状態に戻させる。
【００２５】尚、遅延回路１０８は、アドレス・バッフ
ァ４００で代表されるアドレス・バッファ１０２によっ
てアサートされたアドレスが、メモリ素子１００のブロ
ックの各々が確実に安定したデータを発生するのに必要
な長さだけアサートされることを保証する。各ＩＣは製
造後検査されるので、あらゆるプロセスのばらつきにも
完全に解明される。電圧または温度変動によるタイミン
グの差は解消される。メモリ素子１００は、外部クロッ
クの仕様には依存せず、外部クロックのジッタも受けな
い。ブロックは、ＫＡＭＰ１信号によって可能な限り早
くオフになるので、電力消費は低減する。
ァ４００で代表されるアドレス・バッファ１０２によっ
てアサートされたアドレスが、メモリ素子１００のブロ
ックの各々が確実に安定したデータを発生するのに必要
な長さだけアサートされることを保証する。各ＩＣは製
造後検査されるので、あらゆるプロセスのばらつきにも
完全に解明される。電圧または温度変動によるタイミン
グの差は解消される。メモリ素子１００は、外部クロッ
クの仕様には依存せず、外部クロックのジッタも受けな
い。ブロックは、ＫＡＭＰ１信号によって可能な限り早
くオフになるので、電力消費は低減する。
【図１】本発明の一実施例によるプログラマブル遅延素
子を利用したメモリ素子の代表的部分のブロック図。
子を利用したメモリ素子の代表的部分のブロック図。
【図２】図１の遅延回路に利用可能な、本発明の一実施
例によるプログラマブル遅延回路の一例のブロック図。
例によるプログラマブル遅延回路の一例のブロック図。
【図３】本発明の一実施例にしたがって実施した図１の
クロック制御回路のブロック図。
クロック制御回路のブロック図。
【図４】図１のメモリ素子に利用するゼロ復帰（ＲＴ
Ｚ）アドレス・バッファのブロック図。
Ｚ）アドレス・バッファのブロック図。
【図５】図１のメモリ素子の動作を示すタイミング図。
１００ メモリ素子 １０２ アドレス・バッファ １０４ プリデコーダ １０６ クロック制御回路（Ｋ制御） １０８ 遅延回路 １１０ ヒューズ回路 １１２ ブロック回路 １２０ ブロック選択回路 １２２ 遅延回路 １２４ ワード・ライン・ドライバ １２６ 行選択回路 １２８ データ・アレイ １３０ 列デコーダ １３２ センス・アンプ ２００ プログラマブル遅延回路 ２０２〜２０５ 遅延回路 ２０６〜２１３ 三状態型バッファ ２１４〜２１７ 反転器 ３０１〜３０４ バッファ ３０５ 制御ロジック ３０７ バッファＫＲＢＵＦ ３０９ ライト・バッファＫＷＢＵＦ ３１３ 二入力ＯＲゲート ４００ アドレス・バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイ・チャン アメリカ合衆国テキサス州オースチン、フ ォレスト・ハイツ・レーン8405 (72)発明者 グレン・スターンズ アメリカ合衆国テキサス州オースチン、テ ィンバーライン・ドライブ4910 Ｆターム(参考） 5B015 HH01 HH03 JJ01 JJ21 KB42 KB45 KB84 NN03 5J001 AA00 BB00 BB12 CC00 DD01 DD02 DD03 DD09
Claims (4)
- 【請求項１】メモリであって、 アドレス信号（ＡＤＤＲ）を受信する入力，真のアドレ
ス信号（Ａ）を供給する第１出力，相補アドレス信号
（ＡＢ）を供給する第２出力，および制御入力を有する
アドレス・バッファ（１０２）；遅延プログラム（Ｄ
Ｃ）信号を供給する複数のヒューズ（１１０）；外部ク
ロック（ＫＰＡＤ）を受信する入力および出力（ＫＲ／
Ｗ）を有するクロック回路（１０６）；前記クロック回
路の出力に結合された第１入力，前記遅延プログラム信
号を受信する第２入力，および前記アドレス・バッファ
の制御入力に結合された出力を有するプログラマブル・
パルス幅回路（１０８）；イネーブル信号に応答してイ
ネーブルされるワード・ライン・ドライバ；遅延イネー
ブル信号に応答してイネーブルされるセンス・アンプ；
および前記イネーブル信号に応答して前記遅延イネーブ
ル信号を供給するプログラマブル遅延回路であって、前
記プログラマブル・パルス幅回路が発生するパルスの幅
と同一である遅延を有する、プログラマブル遅延回路；
から成り、 前記アドレス・バッファは、前記制御入力のディゼーブ
ルに応答して、前記真のアドレスおよび相補アドレス信
号を同一論理状態とすることを特徴とするメモリ。 - 【請求項２】アドレス信号を受信する入力と、真のアド
レス信号を供給する第１出力と、相補アドレス信号を供
給する第２出力と、制御入力とを有するアドレス・バッ
ファを有するメモリであって、複数のブロックを有し、
各ブロックが対応するブロック選択信号によって選択さ
れ、前記メモリがアクティブ・サイクルに入ることに応
答して、アクティブ・アドレス信号を供給し、デコーダ
をイネーブルしてビット・セルを選択するメモリにおい
て：遅延を示す遅延プログラム信号を供給する複数のヒ
ューズ；前記アクティブ・サイクルにいつ入ったかを示
す外部クロックを受信する入力と、出力とを有するクロ
ック回路；前記クロック回路の前記出力に結合された第
１入力と、前記遅延プログラム信号を受信する第２入力
と、前記アドレス・バッファの前記制御入力に結合され
た出力とを有するプログラマブル・パルス幅回路；前記
対応するブロック選択信号に応答するプログラマブル遅
延回路であって、前記遅延プログラム信号に応答する遅
延を有する、プログラマブル遅延；前記プログラマブル
遅延回路によってイネーブルされるセンス・アンプ；前
記ブロック選択信号によってイネーブルされるワード・
ライン・ドライバ；から成ることを特徴とする回路。 - 【請求項３】前記プログラマブル・パルス幅回路は、前
記プログラマブル遅延回路の遅延に等しいパルス幅を有
するようにプログラムされることを特徴とする請求項２
記載のメモリ。 - 【請求項４】メモリであって：アドレス・バッファ；前
記アドレス・バッファに応答するメモリ・アレイ；前記
アドレス・バッファに結合された第１プログラマブル遅
延回路；前記アドレス・バッファおよび前記メモリ・ア
レイに結合され、イネーブル信号に応答してイネーブル
されるワード・ライン・ドライバ；前記メモリ・アレイ
に結合され、遅延イネーブル信号に応答してイネーブル
されるセンス・アンプ；前記イネーブル信号に応答し
て、前記遅延イネーブル信号を供給する第２プログラマ
ブル遅延回路；および前記第１および第２プログラマブ
ル遅延回路に結合され、遅延を示す選択信号を供給する
出力を有する選択回路；から成ることを特徴とするメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US428440 | 1999-10-28 | ||
| US09/428,440 US6108266A (en) | 1999-10-28 | 1999-10-28 | Memory utilizing a programmable delay to control address buffers |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001126486A true JP2001126486A (ja) | 2001-05-11 |
| JP2001126486A5 JP2001126486A5 (ja) | 2007-08-02 |
| JP4672116B2 JP4672116B2 (ja) | 2011-04-20 |
Family
ID=23698904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000217612A Expired - Lifetime JP4672116B2 (ja) | 1999-10-28 | 2000-07-18 | プログラマブル遅延を利用しアドレス・バッファを制御するメモリ |
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|---|---|
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| KR (1) | KR100680519B1 (ja) |
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| TW (1) | TW473736B (ja) |
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| US6629254B1 (en) * | 2000-06-29 | 2003-09-30 | Intel Corporation | Clocking architecture to compensate a delay introduced by a signal buffer |
| US6877100B1 (en) * | 2000-08-25 | 2005-04-05 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit |
| JP2002352582A (ja) * | 2001-05-28 | 2002-12-06 | Hitachi Ltd | 半導体集積回路装置 |
| DE10126312B4 (de) * | 2001-05-30 | 2015-10-22 | Infineon Technologies Ag | Halbleiterspeicher mit einem Signalpfad |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
| DE10302128B3 (de) * | 2003-01-21 | 2004-09-09 | Infineon Technologies Ag | Pufferverstärkeranordnung |
| JP4017583B2 (ja) * | 2003-10-16 | 2007-12-05 | 松下電器産業株式会社 | 半導体集積回路の設計データの回路表示方法 |
| US7042776B2 (en) * | 2004-02-18 | 2006-05-09 | International Business Machines Corporation | Method and circuit for dynamic read margin control of a memory array |
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| DE4118804C2 (de) * | 1990-06-08 | 1996-01-04 | Toshiba Kawasaki Kk | Serienzugriff-Speicheranordnung |
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| KR100259338B1 (ko) * | 1997-05-21 | 2000-06-15 | 김영환 | 반도체소자의 읽기회로 |
-
1999
- 1999-10-28 US US09/428,440 patent/US6108266A/en not_active Expired - Lifetime
-
2000
- 2000-07-18 JP JP2000217612A patent/JP4672116B2/ja not_active Expired - Lifetime
- 2000-07-26 TW TW089114933A patent/TW473736B/zh not_active IP Right Cessation
- 2000-07-27 CN CN00121974A patent/CN100587839C/zh not_active Expired - Lifetime
- 2000-07-28 KR KR1020000043703A patent/KR100680519B1/ko active IP Right Grant
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