JP2003115199A - 同期式半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】同期式半導体記憶装置のテストコストを削減し
且つテスト品質を向上する。 【解決手段】メモリセルアレイのワード線の選択／非選
択を制御するワード制御信号を発生する制御信号発生回
路２４１が、内部コマンド信号として内部アクティブ信
号，内部プリチャージ信号，遅延信号を入力し通常時に
内部アクティブ信号／内部プリチャージ信号を選択し且
つテストモード時に内部プリチャージ信号／遅延信号を
選択しセット信号／リセット信号としてそれぞれ出力す
るセレクタ２４１１と、セット信号／リセット信号のパ
ルス前縁を検出してセット／リセットされワード制御信
号を出力するエッジ検出ＲＳフリップフロップ２４１２
とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式半導体記憶
装置に関し、特に、テストモードへエントリ可能な同期
式半導体記憶装置に関する。

【０００２】

【従来の技術】従来、この種の同期式半導体記憶装置
は、外部入力のクロック信号に同期して動作し、クロッ
クサイクルごとに、外部メモリ制御信号をコマンド信号
として入力したコマンドに対応して内部動作をそれぞれ
行い、高速システムのメモリとして広く用いられてい
る。この同期式半導体記憶装置の１つとして、たとえ
ば、特開平１１−２５６９５号公報に開示されている、
同期式のＤＲＡＭである同期式半導体記憶装置がある。

【０００３】図４は、この従来の同期式半導体記憶装置
の構成例を示すブロック図である。この従来の同期式半
導体記憶装置は、大きく分類すると、メモリアレイおよ
び周辺部と、その制御部とを備える。メモリアレイおよ
び周辺部は、メモリセルアレイ１１と、行アドレス系の
行デコーダ１２，行アドレスバッファ１３と、列アドレ
ス系のセンスアンプ１４，列デコーダ１５，列アドレス
バッファ１６と、データ系のライトバッファ１７，ラッ
チ回路１８，入出力バッファ１９とを備える。これら各
ブロックは、制御部により制御され、その制御信号とし
て、図４では、本発明に関連するワード制御信号，ライ
ト制御信号のみが記載され、他は省略記載されている。
また、これら各ブロックの機能については、周知機能の
ため、説明を省略する。

【０００４】制御部は、クロック信号発生回路２１，コ
マンドデコーダ２２，モードレジスタ２３，制御回路２
４，遅延回路２５を備える。

【０００５】クロック信号発生回路２１は、外部からク
ロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥ
に対応して、内部クロック信号を発生し、他のブロック
をクロック同期で動作させる。

【０００６】コマンドデコーダ２２は、外部メモリ制御
信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥをコマンド信号として
クロック同期で入力およびデコードし、入力したコマン
ドに対応した内部コマンド信号を１クロックサイクル期
間それぞれ活性レベル出力し、例えば、アクティブコマ
ンド，ライトコマンド，プリチャージコマンドに対応し
た内部アクティブ信号，内部ライト信号，内部プリチャ
ージ信号を１クロックサイクル期間それぞれ活性レベル
出力する。

【０００７】モードレジスタ２３は、外部メモリ制御信
号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの活性レベルの組み合わ
せ入力によりアドレス信号を保持し、テストモードへの
エントリなど各動作モードの初期設定を行う。

【０００８】制御回路２４は、各動作モードおよび内部
コマンド信号に対応して、各種の動作制御を行い、メモ
リ部の各ブロックを制御する制御信号をそれぞれ発生す
る制御信号発生回路をそれぞれ備える。例えば、ライト
バッファ１７を活性制御するライト制御信号が、内部ラ
イト信号に対応してタイミング制御されて出力され、行
デコーダ１２を活性制御するワード制御信号が、制御信
号発生回路２４１により、内部アクティブ信号，内部プ
リチャージ信号および遅延回路２５の遅延信号の活性レ
ベル変化に対応してタイミング制御されて出力される。

【０００９】遅延回路２５は、ライトバッファ１７を制
御するライト制御信号を入力し、設定遅延時間だけクロ
ック非同期で遅延し、遅延信号を制御回路２４の制御信
号発生回路２４１へ出力する。

【００１０】また、図５は、制御回路２４における制御
信号発生回路２４１の構成例を示す回路図である。この
制御信号発生回路２４１は、コマンドデコーダ２２から
内部コマンド信号として入力した内部アクティブ信号，
内部プリチャージ信号によりセット，リセットされ、活
性レベル，不活性レベルになるワード制御信号を出力す
るフリップフロップを備える。また、このフリップフロ
ップは、テストモード信号が高レベルであるテストモー
ド時に、遅延回路２５の遅延信号によりリセットされ不
活性レベルになるワード制御信号を出力する。

【００１１】なお、この「発明の詳細な説明」では、説
明の便宜上、外部メモリ制御信号ＣＳ，ＲＡＳ，ＣＡ
Ｓ，ＷＥにおいては、低レベルを活性レベルとし、その
極性記号の表記を省略して説明する。また、内部アクテ
ィブ信号，内部ライト信号，内部プリチャージ信号，ラ
イト制御信号，遅延信号において、高レベルを活性レベ
ルとし、ワード制御信号において、低レベルを活性レベ
ルとして説明する。

【００１２】次に、この従来の同期式半導体記憶装置の
動作の中で、本発明に関連する書込動作について説明す
る。

【００１３】図６は、この従来の同期式半導体記憶装置
における通常時の書込動作を示すタイミング図である。
ここで、クロック信号ＣＬＫの立ち上り時に、同期式半
導体記憶装置が選択され、コマンドが入力されるときに
は、外部メモリ制御信号ＣＳは、常に活性レベルすなわ
ち低レベルであり、図では省略記載されている。

【００１４】まず、クロック信号ＣＬＫの立ち上り時
に、外部メモリ制御信号ＲＡＳが低レベルであり外部メ
モリ制御信号ＣＡＳ，ＷＥが高レベルであるときに、ア
クティブコマンドが入力される。このとき、コマンドデ
コーダ２２の内部コマンド信号の中で、内部アクティブ
信号が高レベルへ変化する。この内部アクティブ信号の
高レベル変化に対応して、内部でアクティブ動作が行わ
れる。すなわち、外部入力のアドレス信号が行アドレス
バッファ１３にラッチされ行デコーダ１２によりデコー
ドされ、同時に、ワード制御信号が活性レベルである低
レベルとなり、行デコーダ１２が活性化され、メモリセ
ルアレイ１１のワード線が選択および駆動される。

【００１５】次に、クロック信号ＣＬＫの立ち上り時
に、外部メモリ制御信号ＣＡＳ，ＷＥが低レベルであり
外部メモリ制御信号ＲＡＳが高レベルであるときに、ラ
イトコマンドが入力される。このとき、コマンドデコー
ダ２２の内部コマンド信号の中で、内部ライト信号が高
レベルへ変化する。この内部ライト信号の高レベル変化
に対応して、内部でライト動作が行われる。すなわち、
外部入力のアドレス信号が列アドレスバッファ１６にラ
ッチされ列デコーダ１５によりデコードされ、メモリセ
ルアレイ１１のデータ線が選択され、同時に、ライト制
御信号がタイミング制御されて出力され、ライトバッフ
ァ１７が選択されたメモリセルアレイ１１のデータ線を
駆動し、外部入力の書込データがメモリセルに書き込ま
れる。

【００１６】次に、クロック信号ＣＬＫの立ち上り時
に、外部メモリ制御信号ＲＡＳ，ＷＥが低レベルであり
外部メモリ制御信号ＣＡＳが高レベルであるときに、プ
リチャージコマンドが入力される。このとき、コマンド
デコーダ２２の内部コマンド信号の中で、内部プリチャ
ージ信号が高レベルへ変化する。この内部プリチャージ
信号の高レベル変化に対応して、内部でプリチャージ動
作が行われる。すなわち、ワード制御信号が不活性レベ
ルである高レベルとなり、行デコーダ１２が不活性化さ
れ、メモリセルアレイ１１のワード線が非選択状態とな
り、プリチャージ制御信号が活性化され、メモリセルア
レイ１１のデータ線がプリチャージされ、同期式半導体
記憶装置はスタンバイ状態となる。

【００１７】このとき、図６で示されるように、ライト
コマンド，プリチャージコマンドが連続したクロックサ
イクルで入力される場合、ライトコマンド入力から一定
時間を費やし内部でライト動作を行い、次のクロックサ
イクルのプリチャージコマンド入力により内部でプリチ
ャージ動作を行うまでの期間が、内部で実際にライト動
作が行われる内部ライト動作期間Ｗ３であり最小とな
る。この内部ライト動作期間Ｗ３の最小値に対応してク
ロックサイクル期間Ｗ１の最小スペック値が規定されて
いる。

【００１８】このクロックサイクル期間Ｗ１の最小スペ
ック値に関連して起きる不具合の一つとして、たとえ
ば、メモリセル部のコンタクト抵抗が異常に高い場合
に、正常な場合よりデータ書き込みが遅れ、書き込み完
了前にプリチャージが開始され、メモリセルへのデータ
書き込みが不十分になり発生する不具合があり、書込動
作を正常に完了させるためには、内部で実際にライト動
作を行う内部ライト動作期間Ｗ３が充分に確保されてい
る必要がある。

【００１９】このため、コマンドデコーダ２２の内部ア
クティブ信号の高レベル変化に対応してワード制御信号
が活性レベルとなる信号伝播は最高速に設計されるが、
コマンドデコーダ２２の内部プリチャージ信号の高レベ
ル変化に対応してワード制御信号が不活性レベルとなる
信号伝播は低速に設計され、コマンドデコーダ２２の内
部プリチャージ信号の高レベル変化が、他の内部コマン
ド信号に比較してクロック信号ＣＬＫの立ち上りから遅
延出力される。図６で示されるように、このコマンドデ
コーダ２２の内部プリチャージ信号の遅延差を含む内部
遅延差Ｗ２と、ライトコマンドおよびプリチャージコマ
ンドの入力差である１クロックサイクル期間Ｗ１との和
が、内部ライト動作期間Ｗ３となる。

【００２０】この内部ライト動作期間Ｗ３の最小値にお
ける書込動作をＡＣテストする場合、クロックサイクル
期間Ｗ１の最小スペック値に対応して、テストパターン
レートが高速なメモリテスタが必要となる。たとえば、
現在、１００ＭＨｚで動作するＳＤＲＡＭが主流であ
り、クロックサイクル期間Ｗ１は１０ｎｓとなり、この
１０ｎｓの値をチェックするためには、テストパターン
レートが高速および高精度なメモリテスタが必要とな
り、低速のメモリテスタに比べ非常に高価であり、一般
的には、製造工程における台数が制限されている。

【００２１】この対策として、この従来の同期式半導体
記憶装置では、図５で示されるように、制御信号発生回
路２４１が、テストモード時に遅延回路２５の遅延信号
によりリセットされ、ワード制御信号が不活性レベルに
変化する。これにより、テストモード時の書込動作で
は、図６のタイミング図と異なり、ライトコマンドの直
後のクロックサイクルでプリチャージコマンドを入力し
ない場合も、ライトコマンドの入力に対応して、コマン
ドデコーダ２２の内部ライト信号が高レベルに変化し、
内部ライト動作が行われ、遅延回路２５で遅延した遅延
信号により、内部プリチャージ動作が擬似的に行われ
る。

【００２２】このため、この従来の同期式半導体記憶装
置は、設計時に、クロックサイクル期間Ｗ１の最小スペ
ック値に対応した設定遅延時間を遅延回路２５に予め設
定することにより、テストパターンレートが低速のメモ
リテスタでも、テストモード時に、遅延回路２５の設定
遅延時間に対応した擬似のクロックサイクル期間Ｗ１で
書込動作をＡＣテストでき、テストパターンレートが高
速で高価なメモリテスタを必要とせず、テストコストが
削減される。

【００２３】

【発明が解決しようとする課題】上述のように、この従
来の同期式半導体記憶装置は、テストモード時に、ライ
トコマンドに対応して内部ライト動作に続いて設定遅延
時間だけクロック非同期で遅延して内部プリチャージ動
作を擬似的に行うため、内部の遅延回路を使用する。し
かし、この内部の遅延回路の設定遅延時間がクロックサ
イクル期間Ｗ１の最小スペック値に対して狙った時間に
出来上がらない場合がある。

【００２４】たとえば、予測外の製造バラツキなどによ
り、内部の遅延回路の設定遅延時間がクロックサイクル
期間Ｗ１の最小スペック値に対して狙った時間よりも短
く出来上がった場合は、スペックを超えて厳しくテスト
されることで、良品となるべきデバイスを不良としてし
まい、生産を落としてしまう危険性がある。逆に、内部
の遅延回路の設定遅延時間がクロックサイクル期間Ｗ１
の最小スペック値に対して狙った時間よりも長く出来上
がった場合は、甘くテストされることで、テストする意
味がなくなり、不良品とすべきデバイスを良品として出
荷する危険性がある。

【００２５】したがって、本発明の目的は、同期式半導
体記憶装置のテストコストを従来と同じく削減し、且
つ、テスト品質を向上することにある。

【００２６】

【課題を解決するための手段】そのため、本発明は、外
部入力のクロック信号に同期して動作しクロックサイク
ルごとに外部メモリ制御信号をコマンド信号として入力
しアクティブコマンド，ライトコマンド，プリチャージ
コマンドに対応して内部でアクティブ動作，ライト動
作，プリチャージ動作を行う同期式半導体記憶装置にお
いて、テストモード時に前記ライトコマンドに対応して
前記ライト動作に続いてクロック非同期で遅延して前記
プリチャージ動作を行い且つ前記プリチャージコマンド
に対応して前記プリチャージ動作の代わりに前記アクテ
ィブ動作を行っている。

【００２７】また、前記外部メモリ制御信号をクロック
同期で入力およびデコードし前記アクティブコマンド，
前記ライトコマンド，前記プリチャージコマンドに対応
した内部アクティブ信号，内部ライト信号，内部プリチ
ャージ信号をそれぞれ出力するコマンドデコーダと、前
記内部ライト信号に対応して発生され前記ライト動作を
制御するライト制御信号を入力し設定遅延時間だけ遅延
し遅延信号を出力する遅延回路と、メモリセルアレイの
ワード線の選択／非選択を制御するワード制御信号を通
常時に前記内部アクティブ信号／前記内部プリチャージ
信号に対応して発生しテストモード時に前記内部プリチ
ャージ信号／前記遅延信号に対応して発生する制御信号
発生回路とを備えている。

【００２８】また、前記コマンドデコーダが、前記クロ
ック信号に同期して前記内部アクティブ信号を高速出力
し前記内部プリチャージ信号を遅延出力している。

【００２９】また、前記ワード制御信号が、通常時に前
記内部アクティブ信号／前記内部プリチャージ信号に対
応して活性レベル／不活性レベルへ変化し、テストモー
ド時に前記内部プリチャージ信号／前記遅延信号に対応
して活性レベル／不活性レベルへ変化している。

【００３０】また、前記制御信号発生回路が、通常時に
前記内部アクティブ信号／前記内部プリチャージ信号の
パルス前縁によりセット／リセットされ且つテストモー
ド時に前記内部プリチャージ信号／前記遅延信号のパル
ス前縁によりセット／リセットされ前記ワード制御信号
を出力するフリップフロップ回路を備えている。

【００３１】また、前記制御信号発生回路が、前記内部
アクティブ信号，前記内部プリチャージ信号，前記遅延
信号を入力し通常時に前記内部アクティブ信号／前記内
部プリチャージ信号を選択し且つテストモード時に前記
内部プリチャージ信号／前記遅延信号を選択しセット信
号／リセット信号としてそれぞれ出力するセレクタと、
前記セット信号／前記リセット信号のパルス前縁を検出
してセット／リセットされ前記ワード制御信号を出力す
るエッジ検出ＲＳフリップフロップとを備えている。

【００３２】

【発明の実施の形態】次に、本発明について、図面を参
照して説明する。本発明の同期式半導体記憶装置は、大
きく分類すると、図４に示した従来の同期式半導体記憶
装置と同じく、メモリアレイおよび周辺部と、その制御
部とを備え、従来と比較すると、制御回路２４内の制御
信号発生回路２４１を除いて、同じブロックから構成さ
れ、テストモード時に、ライトコマンドに対応してライ
ト動作に続いてクロック非同期で遅延してプリチャージ
動作を行い、且つ、プリチャージコマンドに対応してプ
リチャージ動作の代わりにアクティブ動作を行う。以
下、制御信号発生回路２４１以外のブロックについて
は、従来の同期式半導体記憶装置と同じであり重複説明
を省略する。

【００３３】図１は、本発明の同期式半導体記憶装置の
実施形態における制御信号発生回路２４１を示す回路図
である。

【００３４】本実施形態の同期式半導体記憶装置におけ
る制御信号発生回路２４１は、セレクタ２４１１および
エッジ検出ＲＳフリップフロップ２４１２を備える。

【００３５】セレクタ２４１１は、コマンドデコーダ２
２および遅延回路２５から内部コマンド信号として内部
アクティブ信号，内部プリチャージ信号および遅延信号
を入力し、テストモード信号が低レベルである通常時
に、内部アクティブ信号／内部プリチャージ信号を選択
し、且つ、テストモード信号が高レベルであるテストモ
ード時に、内部プリチャージ信号／遅延信号を選択し、
セット信号／リセット信号としてそれぞれ出力する。

【００３６】エッジ検出ＲＳフリップフロップ２４１２
は、セット信号／リセット信号のパルス前縁を検出して
セット／リセットされ、ワード制御信号を出力する。

【００３７】次に、本実施形態の同期式半導体記憶装置
における書込動作について説明する。

【００３８】本実施形態の同期式半導体記憶装置は、図
１に示されるように、制御信号発生回路２４１におい
て、セレクタ２４１１が、テストモード信号が低レベル
である通常時に、内部アクティブ信号／内部プリチャー
ジ信号を選択し、セット信号／リセット信号としてそれ
ぞれ出力し、エッジ検出ＲＳフリップフロップ２４１２
が、セット信号／リセット信号のパルス前縁を検出して
セット／リセットされ、ワード制御信号が活性レベル／
不活性レベルに変化する。これにより、通常時の書込動
作については、図６に示した従来の同期式半導体記憶装
置における通常時の書込動作と同じであり重複説明を省
略する。

【００３９】本実施形態の同期式半導体記憶装置では、
図１に示されるように、制御信号発生回路２４１におい
て、セレクタ２４１１が、テストモード信号が高レベル
であるテストモード時に、プリチャージ信号／遅延信号
を選択しセット信号／リセット信号としてそれぞれ出力
し、エッジ検出ＲＳフリップフロップ２４１２が、セッ
ト信号／リセット信号のパルス前縁を検出してセット／
リセットされ、ワード制御信号が活性レベル／不活性レ
ベルに変化する。

【００４０】これにより、テストモード時の書込動作に
おいて、従来の同期式半導体記憶装置におけるテストモ
ード時の書込動作と同じく、ライトコマンドの直後のク
ロックサイクルでプリチャージコマンドを入力しない場
合も、ライトコマンドの入力に対応して、コマンドデコ
ーダ２２の内部ライト信号が高レベルに変化し、内部ラ
イト動作が行われ、遅延回路２５で遅延した遅延信号に
より、内部プリチャージ動作が擬似的に行われる。

【００４１】このため、本実施形態の同期式半導体記憶
装置も、従来と同じく、設計時に、クロックサイクル期
間Ｗ１の最小スペック値に対応した設定遅延時間を遅延
回路２５に予め設定することにより、テストパターンレ
ートが低速のメモリテスタでも、テストモード時に、遅
延回路２５の設定遅延時間に対応した擬似のクロックサ
イクル期間Ｗ１で書込動作をＡＣテストでき、テストパ
ターンレートが高速で高価なメモリテスタを必要とせ
ず、テストコストが削減される。

【００４２】さらに、本実施形態の同期式半導体記憶装
置では、テストモード時の書込動作において、ライトコ
マンドの直後のクロックサイクルでプリチャージコマン
ドを入力した場合、セレクタ２４１１によりセット信号
またはリセット信号として選択される内部プリチャージ
信号および遅延信号が、クロックサイクル期間Ｗ１によ
っては、互いに競合する信号となり、内部プリチャージ
信号および遅延信号のパルス前縁の位相関係は、クロッ
クサイクル期間Ｗ１に依存する。また、後段のエッジ検
出ＲＳフリップフロップ２４１２が内部プリチャージ信
号および遅延信号のパルス前縁に対応して動作し、ワー
ド制御信号の変化も、クロックサイクル期間Ｗ１に依存
する。

【００４３】また、内部プリチャージ信号のパルス前縁
は、通常時の書込動作においてワード制御信号を不活性
レベルへ変化させ、内部ライト動作期間Ｗ３の終点タイ
ミングであり、クロックサイクル期間Ｗ１の最小スペッ
ク値の起因タイミングである。

【００４４】このため、クロックサイクル期間Ｗ１に対
するワード制御信号の変化を読出動作テストにより外部
検出し、内部プリチャージ信号および遅延信号のパルス
前縁の位相が一致するクロックサイクル期間Ｗ１を求
め、テストモード時に遅延回路２５の設定遅延時間の出
来上がり値に対応して書込動作をテストする擬似のクロ
ックサイクル期間Ｗ１とすることができる。

【００４５】次に、この擬似のクロックサイクル期間Ｗ
１を外部測定する方法について追加して説明する。

【００４６】擬似のクロックサイクル期間Ｗ１を外部測
定する場合、まず、通常モードでアクティブコマンドを
入力し、次に、テストモードへ遷移してライトコマン
ド，プリチャージコマンドを入力し、更に、通常モード
へ遷移してライトコマンド，リードコマンドを入力する
測定用テストパターンを予め作成する。次に、この測定
用テストパターンを用いて、クロックサイクル期間Ｗ１
を一定の範囲で単調増加または単調減少させてリードコ
マンドによる読出データと期待値データとの一致または
不一致により合否判定するテストを繰返し、合否境界の
クロックサイクル期間Ｗ１を擬似のクロックサイクル期
間Ｗ１として出力する測定用プログラムを作成する。

【００４７】図２は、外部測定中の合格判定テスト動作
を示すタイミング図であり、予め作成された測定用テス
トパターンに対応して変化する内部アクティブ信号，内
部プリチャージ信号，ライト制御信号，遅延信号，ワー
ド制御信号の波形をそれぞれ示す。図２を参照して、ワ
ード制御信号の変化に注目して簡単に説明する。

【００４８】まず、通常時のアクティブコマンド入力に
対応して、内部アクティブ信号が高レベルへ変化し、ワ
ード制御信号が低レベルへ変化する。

【００４９】次に、テストモード時のライトコマンド入
力に対応して、ライト制御信号が高レベルへ変化し、設
定遅延時間だけ遅延して遅延信号が高レベルへ変化し、
次クロックサイクルのテストモード時のプリチャージコ
マンド入力に対応して、内部プリチャージ信号が高レベ
ルへ変化する。このとき、遅延信号および内部プリチャ
ージ信号の高レベル変化が競合するが、この場合、遅延
信号の前縁が内部プリチャージ信号の前縁より早いの
で、遅延信号の前縁により、ワード制御信号が高レベル
へ変化し、内部プリチャージ信号の前縁により、ワード
制御信号が低レベルへ変化する。

【００５０】次に、通常時のライトコマンド，リードコ
マンド入力に対応してライト動作，リード動作が行わ
れ、ワード制御信号が活性レベルであるので、読出デー
タと期待値データとは一致し合格判定される。

【００５１】また、図３は、外部測定中の不合格判定テ
スト動作を示すタイミング図であり、図２と同様に、各
信号の波形をそれぞれ示す。

【００５２】テストモード時のライトコマンド入力およ
びプリチャージコマンド入力に対応して、遅延信号およ
び内部プリチャージ信号の高レベル変化が図２と同様に
競合するが、図２と比べると、クロックサイクル期間Ｗ
１がより短く、この場合、内部プリチャージ信号の前縁
が遅延信号の前縁より早いので、内部プリチャージ信号
の前縁によりセットされるが、ワード制御信号が低レベ
ルから変化せず、遅延信号の前縁により、ワード制御信
号が高レベルへ変化する。

【００５３】次に、通常時のライトコマンド，リードコ
マンド入力に対応してライト動作，リード動作が行われ
るが、ワード制御信号が不活性レベルであるので、読出
データと期待値データとは一致せず不合格判定される。

【００５４】これら図２および図３の合否境界のクロッ
クサイクル期間Ｗ１が、測定プログラムおよび高速のメ
モリテスタにより、擬似のクロックサイクル期間Ｗ１と
して出力される。

【００５５】これにより、本実施形態の同期式半導体記
憶装置では、たとえば、小数の高速のメモリテスタによ
り、擬似のクロックサイクル期間Ｗ１のデータをサンプ
ル収集し、多数の低速のメモリテスタで、テストモード
時に擬似のクロックサイクル期間Ｗ１で書込動作を全数
ＡＣテストするテストフローを実施でき、テストコスト
が削減されると共に、テスト品質が向上する。

【００５６】なお、本実施形態では、制御信号発生回路
２４１が、セレクタ２４１１とエッジ検出ＲＳフリップ
フロップ２４１２とを備えるとして説明したが、これら
と等価機能のフリップフロップ回路を備える多種の変形
例も可能であり、同等の効果が奏せられることは明らか
である。

【００５７】

【発明の効果】以上説明したように、本発明による同期
式半導体記憶装置は、テストモード時に遅延回路の設定
遅延時間の出来上がり値に対応して書込動作をテストす
る擬似のクロックサイクル期間Ｗ１を外部測定でき、高
速のメモリテスタと低速のメモリテスタとを使い分けた
テストフローを実施でき、テストコストが削減されると
共に、テスト品質が向上するなどの効果がある。

【図面の簡単な説明】

【図１】本発明の同期式半導体記憶装置の実施形態にお
ける制御信号発生回路２４１を示す回路図である。

【図２】外部測定中の合格判定テスト動作を示すタイミ
ング図である。

【図３】外部測定中の不合格判定テスト動作を示すタイ
ミング図である。

【図４】従来の同期式半導体記憶装置の構成例を示すブ
ロック図である。

【図５】図４における制御信号発生回路２４１の構成例
を示す回路図である。

【図６】図４の同期式半導体記憶装置における通常時の
書込動作を示すタイミング図である。

【符号の説明】

１１ メモリセルアレイ １２ 行デコーダ １３ 行アドレスバッファ １４ センスアンプ １５ 列デコーダ １６ 列アドレスバッファ １７ ライトバッファ １８ ラッチ回路 １９ 入出力バッファ ２１ クロック信号発生回路 ２２ コマンドデコーダ ２３ モードレジスタ ２４ 制御回路 ２５ 遅延回路 ２４１ 制御信号発生回路 ２４１１ セレクタ ２４１２ エッジ検出ＲＳフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｗ Ｆターム(参考） 2G132 AA08 AB01 AC03 AD06 AD07 AG01 AG08 AK15 AK21 AL09 AL11 5L106 AA01 DD03 DD11 DD25 GG05 5M024 AA90 BB28 BB40 DD82 DD85 GG01 HH11 JJ02 MM04 PP01 PP02 PP03 PP07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部入力のクロック信号に同期して動作
   しクロックサイクルごとに外部メモリ制御信号をコマン
   ド信号として入力しアクティブコマンド，ライトコマン
   ド，プリチャージコマンドに対応して内部でアクティブ
   動作，ライト動作，プリチャージ動作を行う同期式半導
   体記憶装置において、テストモード時に前記ライトコマ
   ンドに対応して前記ライト動作に続いてクロック非同期
   で遅延して前記プリチャージ動作を行い且つ前記プリチ
   ャージコマンドに対応して前記プリチャージ動作の代わ
   りに前記アクティブ動作を行うことを特徴とする同期式
   半導体記憶装置。
2. 【請求項２】 前記外部メモリ制御信号をクロック同期
   で入力およびデコードし前記アクティブコマンド，前記
   ライトコマンド，前記プリチャージコマンドに対応した
   内部アクティブ信号，内部ライト信号，内部プリチャー
   ジ信号をそれぞれ出力するコマンドデコーダと、前記内
   部ライト信号に対応して発生され前記ライト動作を制御
   するライト制御信号を入力し設定遅延時間だけ遅延し遅
   延信号を出力する遅延回路と、メモリセルアレイのワー
   ド線の選択／非選択を制御するワード制御信号を通常時
   に前記内部アクティブ信号／前記内部プリチャージ信号
   に対応して発生しテストモード時に前記内部プリチャー
   ジ信号／前記遅延信号に対応して発生する制御信号発生
   回路とを備える、請求項１記載の同期式半導体記憶装
   置。
3. 【請求項３】 前記コマンドデコーダが、前記クロック
   信号に同期して前記内部アクティブ信号を高速出力し前
   記内部プリチャージ信号を遅延出力する、請求項２記載
   の同期式半導体記憶装置。
4. 【請求項４】 前記ワード制御信号が、通常時に前記内
   部アクティブ信号／前記内部プリチャージ信号に対応し
   て活性レベル／不活性レベルへ変化し、テストモード時
   に前記内部プリチャージ信号／前記遅延信号に対応して
   活性レベル／不活性レベルへ変化する、請求項２または
   ３記載の同期式半導体記憶装置。
5. 【請求項５】 前記制御信号発生回路が、通常時に前記
   内部アクティブ信号／前記内部プリチャージ信号のパル
   ス前縁によりセット／リセットされ且つテストモード時
   に前記内部プリチャージ信号／前記遅延信号のパルス前
   縁によりセット／リセットされ前記ワード制御信号を出
   力するフリップフロップ回路を備える、請求項４記載の
   同期式半導体記憶装置。
6. 【請求項６】 前記制御信号発生回路が、前記内部アク
   ティブ信号，前記内部プリチャージ信号，前記遅延信号
   を入力し通常時に前記内部アクティブ信号／前記内部プ
   リチャージ信号を選択し且つテストモード時に前記内部
   プリチャージ信号／前記遅延信号を選択しセット信号／
   リセット信号としてそれぞれ出力するセレクタと、前記
   セット信号／前記リセット信号のパルス前縁を検出して
   セット／リセットされ前記ワード制御信号を出力するエ
   ッジ検出ＲＳフリップフロップとを備える、請求項４記
   載の同期式半導体記憶装置。