JP2001076500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001076500A JP2001076500A JP2000036777A JP2000036777A JP2001076500A JP 2001076500 A JP2001076500 A JP 2001076500A JP 2000036777 A JP2000036777 A JP 2000036777A JP 2000036777 A JP2000036777 A JP 2000036777A JP 2001076500 A JP2001076500 A JP 2001076500A
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- signal
- internal clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低速テスタを使用した場合であってもタイミ
ング精度がよいディスターブテストを行うことができる
半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置は、外部信
号を受けてコマンドを発生するコマンドデコーダ１、外
部クロックを受けるクロックバッファ２、ゲート３，
４、およびリフレッシュカウンタ７を含む。テスト信号
ＴＭＳＥＬＦＤがＬレベルであればコマンドデコーダ１
の出力に応じてオートリフレッシュ信号が発生する。テ
スト信号ＴＭＳＥＬＦＤがＨレベルであればクロックバ
ッファ２の出力（外部クロック）に応じてオートリフレ
ッシュ信号が発生する。これにより、セルフディスター
ブテストが実施される。
ング精度がよいディスターブテストを行うことができる
半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置は、外部信
号を受けてコマンドを発生するコマンドデコーダ１、外
部クロックを受けるクロックバッファ２、ゲート３，
４、およびリフレッシュカウンタ７を含む。テスト信号
ＴＭＳＥＬＦＤがＬレベルであればコマンドデコーダ１
の出力に応じてオートリフレッシュ信号が発生する。テ
スト信号ＴＭＳＥＬＦＤがＨレベルであればクロックバ
ッファ２の出力（外部クロック）に応じてオートリフレ
ッシュ信号が発生する。これにより、セルフディスター
ブテストが実施される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に低速テスタでタイミング精度よくディスター
ブテストを行なうことができる機能を有する半導体記憶
装置に関する。
関し、特に低速テスタでタイミング精度よくディスター
ブテストを行なうことができる機能を有する半導体記憶
装置に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置のテストとし
て、ディスターブテストがある。ディスターブテストで
は、ワード線を立上げてメモリセルのデータをビット線
に読み出し、これをセンスアンプで増幅して再びメモリ
セルに再書込みし、ワード線を立下げるといった一連の
動作を行なう。この動作により、隣接する非選択ワード
線のメモリセルをディスターブする。
て、ディスターブテストがある。ディスターブテストで
は、ワード線を立上げてメモリセルのデータをビット線
に読み出し、これをセンスアンプで増幅して再びメモリ
セルに再書込みし、ワード線を立下げるといった一連の
動作を行なう。この動作により、隣接する非選択ワード
線のメモリセルをディスターブする。
【０００３】
【発明が解決しようとする課題】ところで、従来の半導
体記憶装置は、低速テスタを用いてディスターブテスト
の一連の動作間隔を短くしたテスト（ショートサイクル
テスト）を実施するため、デバイス内部に備える発振回
路の出力（高周波信号）をディスターブテストのトリガ
信号として利用していた。
体記憶装置は、低速テスタを用いてディスターブテスト
の一連の動作間隔を短くしたテスト（ショートサイクル
テスト）を実施するため、デバイス内部に備える発振回
路の出力（高周波信号）をディスターブテストのトリガ
信号として利用していた。
【０００４】しかしながら、プロセスの影響やテスト環
境（温度／電圧等）により、トリガとなる高周波信号の
タイミング精度がばらつき、精度よくテストすることが
できないという問題があった。
境（温度／電圧等）により、トリガとなる高周波信号の
タイミング精度がばらつき、精度よくテストすることが
できないという問題があった。
【０００５】また、低速テスタとして一度に大量のデバ
イスがテストできるテスティングバーンイン装置を用い
た場合、良否判定はスキャン方式により行なわれるた
め、すべてのデバイスを判定するのに時間を要する。
イスがテストできるテスティングバーンイン装置を用い
た場合、良否判定はスキャン方式により行なわれるた
め、すべてのデバイスを判定するのに時間を要する。
【０００６】この間、一度に大量のデバイスがディスタ
ーブされることによりバーンイン槽内の温度が上昇する
ため、デバイスにとって厳しい環境にある。したがっ
て、良否判定が行われている間にオーバーテストスペッ
ク状態となる可能性があり、デバイスのマージンによっ
ては良品でも不良品になってしまうという問題があっ
た。
ーブされることによりバーンイン槽内の温度が上昇する
ため、デバイスにとって厳しい環境にある。したがっ
て、良否判定が行われている間にオーバーテストスペッ
ク状態となる可能性があり、デバイスのマージンによっ
ては良品でも不良品になってしまうという問題があっ
た。
【０００７】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、低速テスタでタ
イミング精度よく、効果的にディスターブテストを行な
うことができる半導体記憶装置を提供することにある。
めになされたものであり、その目的は、低速テスタでタ
イミング精度よく、効果的にディスターブテストを行な
うことができる半導体記憶装置を提供することにある。
【０００８】また、本発明のさらなる目的は、ディスタ
ーブテスト後の状態を適切に保持する機能を有する半導
体記憶装置を提供することにある。
ーブテスト後の状態を適切に保持する機能を有する半導
体記憶装置を提供することにある。
【０００９】また、本発明のさらなる目的は、高速に動
作させることができる半導体記憶装置を提供することに
ある。
作させることができる半導体記憶装置を提供することに
ある。
【００１０】
【課題を解決するための手段】この発明の一つの局面に
よると、半導体記憶装置は、行列状に配置される複数の
メモリセルと、複数のメモリセルの複数の行に対応して
設けられる複数のワード線とを含むメモリセルアレイ
と、外部信号に応じて、テストモードが設定されたこと
を検出するテストモード検出回路と、テストモード検出
回路の出力に応答して、外部クロックをトリガとして、
メモリセルアレイのディスターブテストを実施するため
の制御を行なう制御回路とを備える。
よると、半導体記憶装置は、行列状に配置される複数の
メモリセルと、複数のメモリセルの複数の行に対応して
設けられる複数のワード線とを含むメモリセルアレイ
と、外部信号に応じて、テストモードが設定されたこと
を検出するテストモード検出回路と、テストモード検出
回路の出力に応答して、外部クロックをトリガとして、
メモリセルアレイのディスターブテストを実施するため
の制御を行なう制御回路とを備える。
【００１１】好ましくは、外部クロックを受けるクロッ
クバッファと、メモリセルアレイの行の選択を制御する
行選択制御回路とをさらに備え、制御回路は、テストモ
ード検出回路の出力に応答して、クロックバッファの出
力に基づき行選択制御回路の動作タイミングを決定する
信号を出力する。
クバッファと、メモリセルアレイの行の選択を制御する
行選択制御回路とをさらに備え、制御回路は、テストモ
ード検出回路の出力に応答して、クロックバッファの出
力に基づき行選択制御回路の動作タイミングを決定する
信号を出力する。
【００１２】より好ましくは、制御回路は、メモリセル
アレイのリフレッシュ動作を実施させるためのオートリ
フレッシュ信号を出力するリフレッシュ回路を含み、リ
フレッシュ回路は、通常動作においは、外部コマンドに
応答してオートリフレッシュ信号を発生し、テストモー
ドにおいては、クロックバッファの出力に同期したオー
トリフレッシュ信号を発生する。
アレイのリフレッシュ動作を実施させるためのオートリ
フレッシュ信号を出力するリフレッシュ回路を含み、リ
フレッシュ回路は、通常動作においは、外部コマンドに
応答してオートリフレッシュ信号を発生し、テストモー
ドにおいては、クロックバッファの出力に同期したオー
トリフレッシュ信号を発生する。
【００１３】好ましくは、外部クロックとは、第１外部
信号と、第１外部信号と周期が実質的に同一である第２
外部信号とであって、第１外部信号と第２外部信号との
位相差に基づき、内部クロックを発生する内部クロック
発生回路をさらに備え、制御回路は、内部クロックをト
リガとしてディスターブテストを実施するための制御を
行なう。
信号と、第１外部信号と周期が実質的に同一である第２
外部信号とであって、第１外部信号と第２外部信号との
位相差に基づき、内部クロックを発生する内部クロック
発生回路をさらに備え、制御回路は、内部クロックをト
リガとしてディスターブテストを実施するための制御を
行なう。
【００１４】好ましくは、外部クロックを取込む第１バ
ッファと、外部クロックを取込む第２バッファと、第１
バッファおよび第２バッファの出力に応じて、外部クロ
ックに対して２逓倍の内部クロックを発生する内部クロ
ック発生回路をさらに備え、制御回路は、内部クロック
をトリガとしてディスターブテストを実施するための制
御を行なう。
ッファと、外部クロックを取込む第２バッファと、第１
バッファおよび第２バッファの出力に応じて、外部クロ
ックに対して２逓倍の内部クロックを発生する内部クロ
ック発生回路をさらに備え、制御回路は、内部クロック
をトリガとしてディスターブテストを実施するための制
御を行なう。
【００１５】より好ましくは、第１バッファと第２バッ
ファとは、特性が実質的に同一であって、内部クロック
発生回路は、第１バッファの出力と第２バッファの出力
とにより、実質的に均一なパルス幅を有する内部クロッ
クを発生する。
ファとは、特性が実質的に同一であって、内部クロック
発生回路は、第１バッファの出力と第２バッファの出力
とにより、実質的に均一なパルス幅を有する内部クロッ
クを発生する。
【００１６】好ましくは、外部クロックは、第１外部ク
ロックと、第１外部クロックと位相が異なり、第１外部
クロックと実質的に同一の周期を有する第２外部クロッ
クとを含み、第１外部クロックおよび第２外部クロック
に応じて内部クロックを発生する内部クロック発生回路
をさらに備え、制御回路は、内部クロックをトリガとし
てディスターブテストを実施するための制御を行なう。
特に、内部クロックは、第１外部クロックの立上りエッ
ジおよび立下がりエッジに対応するパルスを有するこの
発明のさらなる局面によると、半導体記憶装置は、行列
状に配置される複数のメモリセルと、複数のメモリセル
の複数の行に対応して設けられる複数のワード線とを含
むメモリセルアレイと、外部信号に応じて、テストモー
ドが設定されたことを検出するテストモード検出回路
と、メモリセルアレイのリフレッシュ動作におけるリフ
レッシュ周期を決定するリフレッシュタイマを含み、リ
フレッシュ動作を制御するリフレッシュ制御回路とを備
え、リフレッシュタイマは、テストモードにおいては、
通常動作よりも短い周期の発振信号を出力する。
ロックと、第１外部クロックと位相が異なり、第１外部
クロックと実質的に同一の周期を有する第２外部クロッ
クとを含み、第１外部クロックおよび第２外部クロック
に応じて内部クロックを発生する内部クロック発生回路
をさらに備え、制御回路は、内部クロックをトリガとし
てディスターブテストを実施するための制御を行なう。
特に、内部クロックは、第１外部クロックの立上りエッ
ジおよび立下がりエッジに対応するパルスを有するこの
発明のさらなる局面によると、半導体記憶装置は、行列
状に配置される複数のメモリセルと、複数のメモリセル
の複数の行に対応して設けられる複数のワード線とを含
むメモリセルアレイと、外部信号に応じて、テストモー
ドが設定されたことを検出するテストモード検出回路
と、メモリセルアレイのリフレッシュ動作におけるリフ
レッシュ周期を決定するリフレッシュタイマを含み、リ
フレッシュ動作を制御するリフレッシュ制御回路とを備
え、リフレッシュタイマは、テストモードにおいては、
通常動作よりも短い周期の発振信号を出力する。
【００１７】好ましくは、リフレッシュタイマは、第１
発振信号を発生する第１信号発生回路と、第１発振信号
よりも周期の短い第２発振信号を発生する第２信号発生
回路と、テストモード検出回路の出力に応じて、第１発
振信号または第２発振信号を選択的に出力する選択回路
とを含み、選択回路は、テストモードにおいては、発振
信号として第２発振信号を出力する。
発振信号を発生する第１信号発生回路と、第１発振信号
よりも周期の短い第２発振信号を発生する第２信号発生
回路と、テストモード検出回路の出力に応じて、第１発
振信号または第２発振信号を選択的に出力する選択回路
とを含み、選択回路は、テストモードにおいては、発振
信号として第２発振信号を出力する。
【００１８】この発明のさらなる局面による半導体記憶
装置によると、行列状に配置される複数のメモリセル
と、複数の行に対応して設けられる複数のワード線と、
複数の列に対応して設けられる複数のビット線とを含む
メモリセルアレイと、内部クロックに同期して、メモリ
セルアレイの読出動作／書込動作を制御する制御回路
と、互いに位相の異なる複数の外部信号に基づき、複数
の外部信号のそれぞれの周波数よりも高い周波数の内部
クロックを発生する内部クロック発生回路とを備える。
装置によると、行列状に配置される複数のメモリセル
と、複数の行に対応して設けられる複数のワード線と、
複数の列に対応して設けられる複数のビット線とを含む
メモリセルアレイと、内部クロックに同期して、メモリ
セルアレイの読出動作／書込動作を制御する制御回路
と、互いに位相の異なる複数の外部信号に基づき、複数
の外部信号のそれぞれの周波数よりも高い周波数の内部
クロックを発生する内部クロック発生回路とを備える。
【００１９】好ましくは、複数の外部信号は、実質的に
同一の周波数を有し、内部クロック発生回路は、複数の
外部信号のうち、互いに異なる組合せの２つの外部入力
を受ける複数の論理回路と、複数の論理回路の出力の論
理和を算出して、前記内部クロックを出力する回路とを
含み、複数の論理回路のそれぞれは、対応する２つの外
部信号の位相差に応じたクロックを出力する。
同一の周波数を有し、内部クロック発生回路は、複数の
外部信号のうち、互いに異なる組合せの２つの外部入力
を受ける複数の論理回路と、複数の論理回路の出力の論
理和を算出して、前記内部クロックを出力する回路とを
含み、複数の論理回路のそれぞれは、対応する２つの外
部信号の位相差に応じたクロックを出力する。
【００２０】特に、外部クロックを取込むクロックバッ
ファと、動作モードを検出するモード検出回路とをさら
に備え、制御回路は、モード検出回路の出力に応答し
て、内部クロック発生回路の出力またはクロックバッフ
ァの出力に同期して、メモリセルアレイの読出動作／書
込動作を制御する。また、内部クロック発生回路の出力
する内部クロックは、外部クロックより高い周波数であ
る。
ファと、動作モードを検出するモード検出回路とをさら
に備え、制御回路は、モード検出回路の出力に応答し
て、内部クロック発生回路の出力またはクロックバッフ
ァの出力に同期して、メモリセルアレイの読出動作／書
込動作を制御する。また、内部クロック発生回路の出力
する内部クロックは、外部クロックより高い周波数であ
る。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
【００２２】［実施の形態１］本発明の実施の形態１に
よる半導体記憶装置について説明する。本発明の実施の
形態１による半導体記憶装置は、外部クロックをトリガ
としてディスターブテストを実施する。
よる半導体記憶装置について説明する。本発明の実施の
形態１による半導体記憶装置は、外部クロックをトリガ
としてディスターブテストを実施する。
【００２３】図１は、本発明の実施の形態１による半導
体記憶装置１０００の構成の一例を示す図である。図１
に示される半導体記憶装置１０００は、ディスターブテ
ストにおいて、オートリフレッシュ機能を利用してワー
ド線の立上げ、立下げを行なう（以下、セルフディスタ
ープテストと称す）。
体記憶装置１０００の構成の一例を示す図である。図１
に示される半導体記憶装置１０００は、ディスターブテ
ストにおいて、オートリフレッシュ機能を利用してワー
ド線の立上げ、立下げを行なう（以下、セルフディスタ
ープテストと称す）。
【００２４】図１に示されるように、半導体記憶装置１
０００は、外部コマンドピンから受ける外部制御信号
（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、ライトイネーブル信号／Ｗ
Ｅ、チップセレクト信号／ＣＳ）をデコードして内部動
作を制御するコマンドを発生するコマンドデコーダ１
と、外部クロックピンＣＬＫから外部クロックＣＬＫ等
を受けるクロックバッファ２と、外部信号に応じてテス
トモードを検出するテストモード検出回路１００と、リ
フレッシュ動作を制御するリフレッシュ制御回路１０１
と、外部アドレスＡを受けるアドレスバッファ１０３
と、アドレスバッファ１０３またはリフレッシュ制御回
路１０１の出力する内部リフレッシュアドレスのいずれ
か一方の出力を選択的に出力するマルチプレクサ１０８
と、行列状に配置された複数のメモリセル、行方向に対
応して配置される複数のワード線および列方向に対応し
て配置される複数のビット線を含むメモリセルアレイ１
１０と、メモリセルアレイ１１０の行の選択を制御する
ロウ系制御回路１０９と、メモリセルアレイ１１０の列
の選択を制御するコラム系制御回路１１１とを備える。
０００は、外部コマンドピンから受ける外部制御信号
（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、ライトイネーブル信号／Ｗ
Ｅ、チップセレクト信号／ＣＳ）をデコードして内部動
作を制御するコマンドを発生するコマンドデコーダ１
と、外部クロックピンＣＬＫから外部クロックＣＬＫ等
を受けるクロックバッファ２と、外部信号に応じてテス
トモードを検出するテストモード検出回路１００と、リ
フレッシュ動作を制御するリフレッシュ制御回路１０１
と、外部アドレスＡを受けるアドレスバッファ１０３
と、アドレスバッファ１０３またはリフレッシュ制御回
路１０１の出力する内部リフレッシュアドレスのいずれ
か一方の出力を選択的に出力するマルチプレクサ１０８
と、行列状に配置された複数のメモリセル、行方向に対
応して配置される複数のワード線および列方向に対応し
て配置される複数のビット線を含むメモリセルアレイ１
１０と、メモリセルアレイ１１０の行の選択を制御する
ロウ系制御回路１０９と、メモリセルアレイ１１０の列
の選択を制御するコラム系制御回路１１１とを備える。
【００２５】図２は、リフレッシュ制御回路１０１の主
要部について説明するための図である。図２に示される
ように、リフレッシュ制御回路１０１は、トランスファ
ーゲート３，４、インバータ５、論理回路６、およびリ
フレッシュカウンタ７を含む。インバータ５は、テスト
モード検出回路１００の出力するセルフディスターブテ
スト信号ＴＭＳＥＬＦＤを反転して、セルフディスター
ブテスト信号／ＴＭＳＥＬＦＤ出力する。
要部について説明するための図である。図２に示される
ように、リフレッシュ制御回路１０１は、トランスファ
ーゲート３，４、インバータ５、論理回路６、およびリ
フレッシュカウンタ７を含む。インバータ５は、テスト
モード検出回路１００の出力するセルフディスターブテ
スト信号ＴＭＳＥＬＦＤを反転して、セルフディスター
ブテスト信号／ＴＭＳＥＬＦＤ出力する。
【００２６】トランスファーゲート３は、セルフディス
ターブテスト信号ＴＭＳＥＬＦＤ，／ＴＭＳＥＬＦＤに
応答して、コマンドデコーダ１の出力するオートリフレ
ッシュコマンドＲＥＦＡをノードＡに出力する。トラン
スファーゲート４は、セルフディスターブテスト信号Ｔ
ＭＳＥＬＦＤ，／ＴＭＳＥＬＦＤに応答して、クロック
バッファ２の出力する内部クロックをノードＡに出力す
る。
ターブテスト信号ＴＭＳＥＬＦＤ，／ＴＭＳＥＬＦＤに
応答して、コマンドデコーダ１の出力するオートリフレ
ッシュコマンドＲＥＦＡをノードＡに出力する。トラン
スファーゲート４は、セルフディスターブテスト信号Ｔ
ＭＳＥＬＦＤ，／ＴＭＳＥＬＦＤに応答して、クロック
バッファ２の出力する内部クロックをノードＡに出力す
る。
【００２７】論理回路６は、セルフディスターブテスト
信号ＴＭＳＥＬＦＤとオートリフレッシュコマンドＲＥ
ＦＡとを受ける。リフレッシュカウンタ７は、セルフデ
ィスターブテスト信号ＴＭＳＥＬＦＤがＬレベルのとき
コマンドデコーダ１からのオートリフレッシュコマンド
ＲＥＦＡによりカウンタを動作させ、内部リフレッシュ
アドレスをインクリメントする。
信号ＴＭＳＥＬＦＤとオートリフレッシュコマンドＲＥ
ＦＡとを受ける。リフレッシュカウンタ７は、セルフデ
ィスターブテスト信号ＴＭＳＥＬＦＤがＬレベルのとき
コマンドデコーダ１からのオートリフレッシュコマンド
ＲＥＦＡによりカウンタを動作させ、内部リフレッシュ
アドレスをインクリメントする。
【００２８】ノードＡからは、内部オートリフレッシュ
信号が出力される。ロウ系制御回路１０９は、内部オー
トリフレッシュ信号に基づき、ロウ方向の選択動作を行
なう。当該内部オートリフレッシュ信号が、ディスター
ブ動作のトリガ信号となる。
信号が出力される。ロウ系制御回路１０９は、内部オー
トリフレッシュ信号に基づき、ロウ方向の選択動作を行
なう。当該内部オートリフレッシュ信号が、ディスター
ブ動作のトリガ信号となる。
【００２９】図３および図４は、本発明の実施の形態１
による半導体記憶装置の動作を説明するためのタイミン
グチャートである。図３は、通常動作（ノーマルモー
ド）に、図４は、セルフディスターブテストにそれぞれ
対応している。
による半導体記憶装置の動作を説明するためのタイミン
グチャートである。図３は、通常動作（ノーマルモー
ド）に、図４は、セルフディスターブテストにそれぞれ
対応している。
【００３０】図３に示されるように、通常動作では、セ
ルフディスターブテスト信号ＴＭＳＥＬＦＤは、Ｌレベ
ルの状態にある。したがって、トランスファーゲート３
からオートリフレッシュコマンドＲＥＦＡが出力され
る。この際、トランスファーゲート４からの出力はな
い。したがって、内部オートリフレッシュ信号は、コマ
ンドデコーダ１から出力されるオートリフレッシュコマ
ンドＲＥＦＡに同期したパルス信号となる。
ルフディスターブテスト信号ＴＭＳＥＬＦＤは、Ｌレベ
ルの状態にある。したがって、トランスファーゲート３
からオートリフレッシュコマンドＲＥＦＡが出力され
る。この際、トランスファーゲート４からの出力はな
い。したがって、内部オートリフレッシュ信号は、コマ
ンドデコーダ１から出力されるオートリフレッシュコマ
ンドＲＥＦＡに同期したパルス信号となる。
【００３１】論理回路６は、セルフディスターブテスト
信号ＴＭＳＥＬＦＤがＬレベルなので、オートリフレッ
シュコマンドＲＥＦＡに基づき信号を出力する。これに
より、リフレッシュカウンタ７は、オートリフレッシュ
コマンドＲＥＦＡに応答して内部リフレッシュアドレス
をインクリメントする（“００”→“０１”→“０２”
→“０３”）。
信号ＴＭＳＥＬＦＤがＬレベルなので、オートリフレッ
シュコマンドＲＥＦＡに基づき信号を出力する。これに
より、リフレッシュカウンタ７は、オートリフレッシュ
コマンドＲＥＦＡに応答して内部リフレッシュアドレス
をインクリメントする（“００”→“０１”→“０２”
→“０３”）。
【００３２】図４に示されるように、セルフディスター
ブテスト信号ＴＭＳＥＬＦＤがＨレベルに立上がるとセ
ルフディスターブテストに入る。これにより、トランス
ファーゲート４からパルス信号が出力される。この際、
トランスファーゲート３からの出力はない。したがっ
て、内部オートリフレッシュ信号は、クロックバッファ
２から出力される内部クロックに同期したパルス信号と
なる。すなわち、テストモードが検出されると、外部コ
マンドに代わり外部クロックＣＬＫをトリガとしてリフ
レッシュ動作を行なうことになる。
ブテスト信号ＴＭＳＥＬＦＤがＨレベルに立上がるとセ
ルフディスターブテストに入る。これにより、トランス
ファーゲート４からパルス信号が出力される。この際、
トランスファーゲート３からの出力はない。したがっ
て、内部オートリフレッシュ信号は、クロックバッファ
２から出力される内部クロックに同期したパルス信号と
なる。すなわち、テストモードが検出されると、外部コ
マンドに代わり外部クロックＣＬＫをトリガとしてリフ
レッシュ動作を行なうことになる。
【００３３】論理回路６は、セルフディスターブテスト
信号ＴＭＳＥＬＦＤがＨレベルに立上がるとＬレベルの
信号を出力する。これにより、リフレッシュカウンタ７
は、カウント動作を停止する。これにより、内部リフレ
ッシュアドレスは、一定の値となる（“０１”）。も
し、間違って外部からオートリフレッシュコマンドＲＥ
ＦＡが入力されても、セルフディスターブテスト信号Ｔ
ＭＳＥＬＦＤがＨレベルであればリフレッシュカウンタ
７が動作することはない。この結果、セルフディスター
ブテストでは、同一のワード線が繰り返し選択／非選択
される。なお、ワード線の選択方法は、これに限定され
ない。
信号ＴＭＳＥＬＦＤがＨレベルに立上がるとＬレベルの
信号を出力する。これにより、リフレッシュカウンタ７
は、カウント動作を停止する。これにより、内部リフレ
ッシュアドレスは、一定の値となる（“０１”）。も
し、間違って外部からオートリフレッシュコマンドＲＥ
ＦＡが入力されても、セルフディスターブテスト信号Ｔ
ＭＳＥＬＦＤがＨレベルであればリフレッシュカウンタ
７が動作することはない。この結果、セルフディスター
ブテストでは、同一のワード線が繰り返し選択／非選択
される。なお、ワード線の選択方法は、これに限定され
ない。
【００３４】このように、本発明の実施の形態１による
半導体記憶装置によれば、低速のテスタを使用した場合
であっても、外部クロックをトリガに、タイミング精度
の良いショートサイクルのディスターブテストを実施す
ることが可能となる。
半導体記憶装置によれば、低速のテスタを使用した場合
であっても、外部クロックをトリガに、タイミング精度
の良いショートサイクルのディスターブテストを実施す
ることが可能となる。
【００３５】なお、ＤＤＲ（Double-Data-Rate）−ＳＤ
ＲＡＭの場合、クロックバッファ２は、図１５に示され
るように、外部クロックＥＸＴＣＬＫおよび外部クロッ
クＥＸＴＣＬＫと逆相の外部クロック／ＥＸＴＣＬＫを
受ける。図１６に示されるように、クロックバッファ２
は、外部クロックＥＸＴＣＬＫの立上りエッジおよび立
下がりエッジに対応したパルスを有する内部クロックを
出力する。したがって、ＤＤＲ−ＳＤＲＡＭの場合、外
部クロックの２逓倍の信号をトリガとしてリフレッシュ
動作を行なうことができる。
ＲＡＭの場合、クロックバッファ２は、図１５に示され
るように、外部クロックＥＸＴＣＬＫおよび外部クロッ
クＥＸＴＣＬＫと逆相の外部クロック／ＥＸＴＣＬＫを
受ける。図１６に示されるように、クロックバッファ２
は、外部クロックＥＸＴＣＬＫの立上りエッジおよび立
下がりエッジに対応したパルスを有する内部クロックを
出力する。したがって、ＤＤＲ−ＳＤＲＡＭの場合、外
部クロックの２逓倍の信号をトリガとしてリフレッシュ
動作を行なうことができる。
【００３６】［実施の形態２］本発明の実施の形態２に
よる半導体記憶装置について説明する。低速テスタであ
るテスティングバーンイン装置を用いてセルフディスタ
ーブテストを行なう場合、ディスターブ後に全てのデバ
イスをスキャン方式により順次判定するため、全てのデ
バイスを判定するのに時間を要する。そこで、デバイス
がリフレッシュオーバーにならないように、ディスター
ブテスト後すべてのデバイスをセルフリフレッシュモー
ドにセットする。
よる半導体記憶装置について説明する。低速テスタであ
るテスティングバーンイン装置を用いてセルフディスタ
ーブテストを行なう場合、ディスターブ後に全てのデバ
イスをスキャン方式により順次判定するため、全てのデ
バイスを判定するのに時間を要する。そこで、デバイス
がリフレッシュオーバーにならないように、ディスター
ブテスト後すべてのデバイスをセルフリフレッシュモー
ドにセットする。
【００３７】ところで、一度に大量のデバイスがバーン
イン装置内でテストされると、リフレッシュのマージン
があまり無いデバイスでは、過度の温度ストレスがかか
りリフレッシュ不良を起こしてしまう可能性がある。
イン装置内でテストされると、リフレッシュのマージン
があまり無いデバイスでは、過度の温度ストレスがかか
りリフレッシュ不良を起こしてしまう可能性がある。
【００３８】このため、本発明の実施の形態２による半
導体記憶装置では、図５に示すセルフリフレッシュタイ
マを備え、セルフディスターブテストにおけるリフレッ
シュ周期を通常動作モードよりも短くする。図５に示す
セルフリフレッシュタイマは、図１に示すリフレッシュ
制御回路１０１に含まれる。
導体記憶装置では、図５に示すセルフリフレッシュタイ
マを備え、セルフディスターブテストにおけるリフレッ
シュ周期を通常動作モードよりも短くする。図５に示す
セルフリフレッシュタイマは、図１に示すリフレッシュ
制御回路１０１に含まれる。
【００３９】図５に示されるように、本発明の実施の形
態２によるセルフリフレッシュタイマは、２進カウンタ
１０♯１〜１０♯ｎ、発振回路１１、選択回路１２を含
む。２進カウンタ１０♯０〜１０♯ｎはそれぞれ、ＣＬ
Ｋピン、／Ｑピン、Ｄピン、Ｑピンを含む。２進カウン
タ１０♯ｉ（ｉ＝１〜ｎ）のＣＬＫピンは、前段に位置
する２進カウンタ１０♯ｉ−１の／Ｑピンと接続され、
Ｄピンは／Ｑピンと接続されている。２進カウンタ１０
♯０のＣＬＫピンは、発振回路１１の出力である発振信
号φを受ける。２進カウンタ１０♯ｉのＱピンから発振
信号φを２のｉ条分周した信号φ２iが出力される。
態２によるセルフリフレッシュタイマは、２進カウンタ
１０♯１〜１０♯ｎ、発振回路１１、選択回路１２を含
む。２進カウンタ１０♯０〜１０♯ｎはそれぞれ、ＣＬ
Ｋピン、／Ｑピン、Ｄピン、Ｑピンを含む。２進カウン
タ１０♯ｉ（ｉ＝１〜ｎ）のＣＬＫピンは、前段に位置
する２進カウンタ１０♯ｉ−１の／Ｑピンと接続され、
Ｄピンは／Ｑピンと接続されている。２進カウンタ１０
♯０のＣＬＫピンは、発振回路１１の出力である発振信
号φを受ける。２進カウンタ１０♯ｉのＱピンから発振
信号φを２のｉ条分周した信号φ２iが出力される。
【００４０】選択回路１２は、セルフディスターブテス
ト信号ＴＭＳＥＬＦＤに応じて、２進カウンタ１０♯ｎ
−１または２進カウンタ１０♯ｎのいずれか一方の出力
を選択的に出力する。当該出力が、セルフリフレッシュ
タイマの出力となる。
ト信号ＴＭＳＥＬＦＤに応じて、２進カウンタ１０♯ｎ
−１または２進カウンタ１０♯ｎのいずれか一方の出力
を選択的に出力する。当該出力が、セルフリフレッシュ
タイマの出力となる。
【００４１】図６は、本発明の実施の形態２によるセル
フリフレッシュタイマの動作を説明するためのタイミン
グチャートである。図５〜図６を参照して、通常動作で
は、セルフディスターブテスト信号ＴＭＳＥＬＦＤは、
Ｌレベルの状態にある。したがって、２進カウンタ１０
♯ｎの出力φ２n（発振信号φを２のｎ条分周した信
号）が、セルフリフレッシュタイマの出力となる。セル
フディスターブテストでは、セルフディスターブテスト
信号ＴＭＳＥＬＦＤは、Ｈレベルになる。したがって、
２進カウンタ１０♯ｎ−１の出力φ２n-1（発振信号φ
を２の（ｎ−１）条分周した信号）が、セルフリフレッ
シュタイマの出力となる。
フリフレッシュタイマの動作を説明するためのタイミン
グチャートである。図５〜図６を参照して、通常動作で
は、セルフディスターブテスト信号ＴＭＳＥＬＦＤは、
Ｌレベルの状態にある。したがって、２進カウンタ１０
♯ｎの出力φ２n（発振信号φを２のｎ条分周した信
号）が、セルフリフレッシュタイマの出力となる。セル
フディスターブテストでは、セルフディスターブテスト
信号ＴＭＳＥＬＦＤは、Ｈレベルになる。したがって、
２進カウンタ１０♯ｎ−１の出力φ２n-1（発振信号φ
を２の（ｎ−１）条分周した信号）が、セルフリフレッ
シュタイマの出力となる。
【００４２】すなわち、本発明の実施の形態２における
半導体記憶装置によれば、セルフディスターブテストに
入ると、通常動作に比べてリフレッシュ周期が短くな
る。これにより、ディスターブテスト後の状態を適切に
保持することが可能となる。
半導体記憶装置によれば、セルフディスターブテストに
入ると、通常動作に比べてリフレッシュ周期が短くな
る。これにより、ディスターブテスト後の状態を適切に
保持することが可能となる。
【００４３】［実施の形態３］本発明の実施の形態３に
よる半導体記憶装置について説明する。本発明の実施の
形態３による半導体記憶装置は、図１に示す構成に加え
て、内部クロック発生回路３００および選択回路４０を
含む。選択回路４０は、図１４に示されるように、特定
信号に応じてクロックバッファ２の出力または内部クロ
ック発生回路３００の出力のいずれかを選択的に内部ク
ロックとして出力する。
よる半導体記憶装置について説明する。本発明の実施の
形態３による半導体記憶装置は、図１に示す構成に加え
て、内部クロック発生回路３００および選択回路４０を
含む。選択回路４０は、図１４に示されるように、特定
信号に応じてクロックバッファ２の出力または内部クロ
ック発生回路３００の出力のいずれかを選択的に内部ク
ロックとして出力する。
【００４４】セルフディスターブテスト信号ＴＭＳＥＬ
ＦＤを特定信号とした場合、選択回路４０は、セルフデ
ィスターブテストに入ると内部クロック発生回路３００
の出力を、それ以外の場合にはクロックバッファ２の出
力を内部クロックとして出力する。
ＦＤを特定信号とした場合、選択回路４０は、セルフデ
ィスターブテストに入ると内部クロック発生回路３００
の出力を、それ以外の場合にはクロックバッファ２の出
力を内部クロックとして出力する。
【００４５】内部クロック発生回路３００は、図７に示
されるように、ＥＸＯＲ回路１５を含む。ＥＸＯＲ回路
１５は、２つの外部信号（外部入力Ｅ１、Ｅ２）を受
け、内部クロックを出力する。
されるように、ＥＸＯＲ回路１５を含む。ＥＸＯＲ回路
１５は、２つの外部信号（外部入力Ｅ１、Ｅ２）を受
け、内部クロックを出力する。
【００４６】図８は、本発明の実施の形態３による半導
体記憶装置の動作を説明するためのタイミングチャート
である。たとえば、図８に示されるように、外部入力Ｅ
１を、時刻ｔ０、ｔ４でＨレベルに、時刻ｔ２、ｔ６で
Ｌレベルにする。これに対し、外部入力Ｅ２を、時刻ｔ
１、ｔ５でＨレベルに、時刻ｔ３、ｔ７でＬレベルにす
る。これにより、ＥＸＯＲ回路１５から出力される内部
クロックは、時刻ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ
５、ｔ６〜ｔ７でＨレベルになる。
体記憶装置の動作を説明するためのタイミングチャート
である。たとえば、図８に示されるように、外部入力Ｅ
１を、時刻ｔ０、ｔ４でＨレベルに、時刻ｔ２、ｔ６で
Ｌレベルにする。これに対し、外部入力Ｅ２を、時刻ｔ
１、ｔ５でＨレベルに、時刻ｔ３、ｔ７でＬレベルにす
る。これにより、ＥＸＯＲ回路１５から出力される内部
クロックは、時刻ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ
５、ｔ６〜ｔ７でＨレベルになる。
【００４７】したがって、外部入力Ｅ１、Ｅ２を互いに
実質的に同一周期の信号とし、２つの位相をずらすこと
により、２逓倍の内部クロックを得ることが可能とな
る。このような内部クロックを使用してセルフディスタ
ーブテストを行なうと、実施の形態１で示したショート
サイクルのセルフディスターブテストに比べて、より効
果的にショートサイクルテストを実施することが可能と
なる。したがって、低速テスタを使用した場合であって
もテストを加速することができる。
実質的に同一周期の信号とし、２つの位相をずらすこと
により、２逓倍の内部クロックを得ることが可能とな
る。このような内部クロックを使用してセルフディスタ
ーブテストを行なうと、実施の形態１で示したショート
サイクルのセルフディスターブテストに比べて、より効
果的にショートサイクルテストを実施することが可能と
なる。したがって、低速テスタを使用した場合であって
もテストを加速することができる。
【００４８】［実施の形態４］本発明の実施の形態４に
よる半導体記憶装置について説明する。本発明の実施の
形態４による半導体記憶装置は、内部クロック発生回路
３００に代わり、後述する内部クロック発生回路４００
を含む。選択回路４０は、特定信号に応じてクロックバ
ッファ２の出力または内部クロック発生回路４００の出
力のいずれかを内部クロックとして出力する。
よる半導体記憶装置について説明する。本発明の実施の
形態４による半導体記憶装置は、内部クロック発生回路
３００に代わり、後述する内部クロック発生回路４００
を含む。選択回路４０は、特定信号に応じてクロックバ
ッファ２の出力または内部クロック発生回路４００の出
力のいずれかを内部クロックとして出力する。
【００４９】内部クロック発生回路４００は、図９に示
されるように、バッファ２０、２１、ワンショットパル
ス発生回路２５♯１、２５♯２、およびＯＲゲート２６
を含む。バッファ２０、２１は、互いに出力の論理が異
なる。バッファ２０は、外部クロックＣＬＫと同じ論理
の信号を出力する。バッファ２１は、外部クロックＣＬ
Ｋを反転した信号を出力する。
されるように、バッファ２０、２１、ワンショットパル
ス発生回路２５♯１、２５♯２、およびＯＲゲート２６
を含む。バッファ２０、２１は、互いに出力の論理が異
なる。バッファ２０は、外部クロックＣＬＫと同じ論理
の信号を出力する。バッファ２１は、外部クロックＣＬ
Ｋを反転した信号を出力する。
【００５０】バッファ２０、２１に対応してワンショッ
トパルス発生回路２５♯１、２５♯２がそれぞれ設けら
れる。ワンショットパルス発生回路２５♯１、２５♯２
のそれぞれは、複数のインバータを有する遅延回路２
２、ＮＡＮＤ回路２３、およびインバータ２４を含む。
トパルス発生回路２５♯１、２５♯２がそれぞれ設けら
れる。ワンショットパルス発生回路２５♯１、２５♯２
のそれぞれは、複数のインバータを有する遅延回路２
２、ＮＡＮＤ回路２３、およびインバータ２４を含む。
【００５１】遅延回路２２は、対応するバッファの出力
を遅延する。ＮＡＮＤ回路２３は、対応するバッファの
出力と遅延回路の出力とを受ける。インバータ２４は、
ＮＡＮＤ回路２３の出力を反転して出力する。
を遅延する。ＮＡＮＤ回路２３は、対応するバッファの
出力と遅延回路の出力とを受ける。インバータ２４は、
ＮＡＮＤ回路２３の出力を反転して出力する。
【００５２】ＯＲゲートは、ワンショットパルス発生回
路２５♯１、２５♯２の出力を受けて内部クロックを出
力する。
路２５♯１、２５♯２の出力を受けて内部クロックを出
力する。
【００５３】図１０は、本発明の実施の形態４による半
導体記憶装置の動作を説明するためのタイミングチャー
トである。図１０に示されるように、バッファ２０およ
び２１の出力は、互いに逆相になる。この際、内部クロ
ックは、バッファ２０の出力が立上がると、これに対応
して一定期間Ｈレベルの状態になる。また、内部クロッ
クは、バッファ２１の出力が立上がると、これに対応し
て一定期間Ｈレベルの状態になる。
導体記憶装置の動作を説明するためのタイミングチャー
トである。図１０に示されるように、バッファ２０およ
び２１の出力は、互いに逆相になる。この際、内部クロ
ックは、バッファ２０の出力が立上がると、これに対応
して一定期間Ｈレベルの状態になる。また、内部クロッ
クは、バッファ２１の出力が立上がると、これに対応し
て一定期間Ｈレベルの状態になる。
【００５４】このように、実施の形態４においては、２
つのバッファの出力の立上がりエッジからワンショット
のパルス信号をつくるワンショットパルス発生回路２５
♯１、２５♯２を備え、当該ワンショットパルス発生回
路２５♯１、２５♯２の出力をＯＲゲートで受けて内部
クロックを発生させる。この際、互いに異なる論理の２
つの信号（バッファ２０、２１の出力）の立上がりエッ
ジは、外部クロックＣＬＫの１周期に１回ずつあるので
（合計２回）、内部クロックは外部クロックの２逓倍の
信号となる。
つのバッファの出力の立上がりエッジからワンショット
のパルス信号をつくるワンショットパルス発生回路２５
♯１、２５♯２を備え、当該ワンショットパルス発生回
路２５♯１、２５♯２の出力をＯＲゲートで受けて内部
クロックを発生させる。この際、互いに異なる論理の２
つの信号（バッファ２０、２１の出力）の立上がりエッ
ジは、外部クロックＣＬＫの１周期に１回ずつあるので
（合計２回）、内部クロックは外部クロックの２逓倍の
信号となる。
【００５５】このような内部クロックを使用してセルフ
ディスターブテストを行なうと、実施の形態１で示した
ショートサイクルのセルフディスターブテストに比べ
て、より効果的にショートサイクルテストを実施するこ
とが可能となる。
ディスターブテストを行なうと、実施の形態１で示した
ショートサイクルのセルフディスターブテストに比べ
て、より効果的にショートサイクルテストを実施するこ
とが可能となる。
【００５６】［実施の形態５］本発明の実施の形態５に
よる半導体記憶装置について説明する。本発明の実施の
形態４では、バッファ２０および２１を含み、外部クロ
ックに対して２逓倍の内部クロックを発生する内部クロ
ック発生回路４００について述べたが、バッファ２０、
２１の特性が互いに異なると外部クロックの１周期中に
発生する２つの内部クロックのデューティ比が異なって
しまう。そこで、本発明の実施の形態５による半導体記
憶装置では、図１１に示される内部クロック発生回路５
００を備える。
よる半導体記憶装置について説明する。本発明の実施の
形態４では、バッファ２０および２１を含み、外部クロ
ックに対して２逓倍の内部クロックを発生する内部クロ
ック発生回路４００について述べたが、バッファ２０、
２１の特性が互いに異なると外部クロックの１周期中に
発生する２つの内部クロックのデューティ比が異なって
しまう。そこで、本発明の実施の形態５による半導体記
憶装置では、図１１に示される内部クロック発生回路５
００を備える。
【００５７】内部クロック発生回路５００は、図１１に
示されるように、バッファ２７、２８、ワンショットパ
ルス発生回路２５♯１、２５♯２、およびＯＲゲート２
６を含む。バッファ２７、２８は、回路特性が同等な回
路であり、バッファ２７は、外部クロックＣＬＫと同じ
論理の信号を出力する。バッファ２８は、外部クロック
ＣＬＫを反転した信号を出力する。
示されるように、バッファ２７、２８、ワンショットパ
ルス発生回路２５♯１、２５♯２、およびＯＲゲート２
６を含む。バッファ２７、２８は、回路特性が同等な回
路であり、バッファ２７は、外部クロックＣＬＫと同じ
論理の信号を出力する。バッファ２８は、外部クロック
ＣＬＫを反転した信号を出力する。
【００５８】バッファ２７、２８に対応してワンショッ
トパルス発生回路２５♯１、２５♯２がそれぞれ設けら
れる。ＯＲゲート２６は、ワンショットパルス発生回路
２５♯１、２５♯２の出力を受けて内部クロックを出力
する。
トパルス発生回路２５♯１、２５♯２がそれぞれ設けら
れる。ＯＲゲート２６は、ワンショットパルス発生回路
２５♯１、２５♯２の出力を受けて内部クロックを出力
する。
【００５９】このように構成することにより、外部クロ
ックに対して２逓倍の均一な内部クロックを発生するこ
とが可能となる。このような内部クロックを使用してセ
ルフディスターブテストを行なうと、タイミング精度の
良いテストが実現される。また、実施の形態１で示した
ショートサイクルのセルフディスターブテストに比べ
て、より効果的にショートサイクルテストを実施するこ
とが可能となる。
ックに対して２逓倍の均一な内部クロックを発生するこ
とが可能となる。このような内部クロックを使用してセ
ルフディスターブテストを行なうと、タイミング精度の
良いテストが実現される。また、実施の形態１で示した
ショートサイクルのセルフディスターブテストに比べ
て、より効果的にショートサイクルテストを実施するこ
とが可能となる。
【００６０】［実施の形態６］本発明の実施の形態６に
よる半導体記憶装置について説明する。本発明の実施の
形態６では、内部クロックの高速化のためのさらなる構
成を示す。本発明の実施の形態６による半導体記憶装置
は、図１２に示される内部クロック発生回路６００を備
える。
よる半導体記憶装置について説明する。本発明の実施の
形態６では、内部クロックの高速化のためのさらなる構
成を示す。本発明の実施の形態６による半導体記憶装置
は、図１２に示される内部クロック発生回路６００を備
える。
【００６１】内部クロック発生回路６００は、ＥＸＯＲ
回路３０♯１〜３０♯ｍおよびＯＲゲート３２を含む。
ＥＸＯＲ回路３０♯１〜３０♯ｍのそれぞれは、２つの
外部入力を受ける。たとえば、ＥＸＯＲ回路３０♯１
は、外部入力Ｅ１、Ｅ２を、ＥＸＯＲ回路３０♯２は、
外部入力Ｅ３、Ｅ４を、そして、ＥＸＯＲ回路３０♯ｍ
は、外部入力Ｅｎ−１、Ｅｎをそれぞれ入力として受け
る。ＯＲゲート３２は、ＥＸＯＲ回路３０♯１〜３０♯
ｍのそれぞれの出力を受けて、論理和を内部クロックと
して出力する。
回路３０♯１〜３０♯ｍおよびＯＲゲート３２を含む。
ＥＸＯＲ回路３０♯１〜３０♯ｍのそれぞれは、２つの
外部入力を受ける。たとえば、ＥＸＯＲ回路３０♯１
は、外部入力Ｅ１、Ｅ２を、ＥＸＯＲ回路３０♯２は、
外部入力Ｅ３、Ｅ４を、そして、ＥＸＯＲ回路３０♯ｍ
は、外部入力Ｅｎ−１、Ｅｎをそれぞれ入力として受け
る。ＯＲゲート３２は、ＥＸＯＲ回路３０♯１〜３０♯
ｍのそれぞれの出力を受けて、論理和を内部クロックと
して出力する。
【００６２】図１３は、本発明の実施の形態６による半
導体記憶装置の動作を説明するためのタイミングチャー
トである。外部入力Ｅ１、Ｅ２、…のそれぞれを実質的
に同一周期の信号とし、所定間隔ごとに位相をずらして
入力する。外部入力ＥｉとＥｉ＋１との立上がりタイミ
ング（または、立下がりタイミング）の差は、△ｔ（一
定）である。
導体記憶装置の動作を説明するためのタイミングチャー
トである。外部入力Ｅ１、Ｅ２、…のそれぞれを実質的
に同一周期の信号とし、所定間隔ごとに位相をずらして
入力する。外部入力ＥｉとＥｉ＋１との立上がりタイミ
ング（または、立下がりタイミング）の差は、△ｔ（一
定）である。
【００６３】図において、外部入力Ｅ１は、時刻ｔ０〜
ｔ６、およびｔ１２〜ｔ１８でＨレベル、外部入力Ｅ２
は、時刻ｔ１〜ｔ７、およびｔ１３〜１９でＨレベル、
外部入力Ｅ３は、時刻ｔ２〜ｔ８、およびｔ１４〜ｔ２
０でＨレベルである。さらに、外部入力Ｅ４は、時刻ｔ
３〜ｔ９、およびｔ１５〜ｔ２１でＨレベル、…、外部
入力Ｅｎ−１は、ｔ４〜ｔ１０、およびｔ１６〜でＨレ
ベル、そして、外部入力Ｅｎは、時刻ｔ５〜ｔ１１、お
よびｔ１７〜でＨレベルである。なお、ｔｉ＜ｔｉ＋１
である。また、△ｔ＝ｔ１−ｔ０＝ｔ２−ｔ１＝ｔ３−
ｔ２＝ｔ５−ｔ４＝ｔ６−ｔ５＝ｔ７−ｔ６＝ｔ８−ｔ
７＝ｔ９−ｔ８、…の関係にある。
ｔ６、およびｔ１２〜ｔ１８でＨレベル、外部入力Ｅ２
は、時刻ｔ１〜ｔ７、およびｔ１３〜１９でＨレベル、
外部入力Ｅ３は、時刻ｔ２〜ｔ８、およびｔ１４〜ｔ２
０でＨレベルである。さらに、外部入力Ｅ４は、時刻ｔ
３〜ｔ９、およびｔ１５〜ｔ２１でＨレベル、…、外部
入力Ｅｎ−１は、ｔ４〜ｔ１０、およびｔ１６〜でＨレ
ベル、そして、外部入力Ｅｎは、時刻ｔ５〜ｔ１１、お
よびｔ１７〜でＨレベルである。なお、ｔｉ＜ｔｉ＋１
である。また、△ｔ＝ｔ１−ｔ０＝ｔ２−ｔ１＝ｔ３−
ｔ２＝ｔ５−ｔ４＝ｔ６−ｔ５＝ｔ７−ｔ６＝ｔ８−ｔ
７＝ｔ９−ｔ８、…の関係にある。
【００６４】ＥＸＯＲ回路３０♯１からは、外部入力Ｅ
１およびＥ２の位相差に応じて、クロックが出力され
る。ＥＸＯＲ回路３０♯２からは、外部入力Ｅ３および
Ｅ４の位相差に応じて、クロックが出力される。ＥＸＯ
Ｒ回路３０♯ｍからは、外部入力Ｅｎ−１およびＥｎの
位相差に応じて、クロックが出力される。同様に、図示
しないＥＸＯＲ回路からも、２つの外部入力の位相差に
応じたクロックが出力される。これらのクロックを受け
るＯＲゲート３２からは、均一な周期の内部クロックが
出力される。
１およびＥ２の位相差に応じて、クロックが出力され
る。ＥＸＯＲ回路３０♯２からは、外部入力Ｅ３および
Ｅ４の位相差に応じて、クロックが出力される。ＥＸＯ
Ｒ回路３０♯ｍからは、外部入力Ｅｎ−１およびＥｎの
位相差に応じて、クロックが出力される。同様に、図示
しないＥＸＯＲ回路からも、２つの外部入力の位相差に
応じたクロックが出力される。これらのクロックを受け
るＯＲゲート３２からは、均一な周期の内部クロックが
出力される。
【００６５】このように、本発明の実施の形態６に係る
構成によれば、複数の外部入力により、出力される内部
クロックのパルス間隔およびパルス幅を所望の値に制御
することができる。外部入力として、所定の周波数Ｆの
外部クロックを入力した場合、当該周波数Ｆよりも高い
周波数の内部クロックを生成することができる。
構成によれば、複数の外部入力により、出力される内部
クロックのパルス間隔およびパルス幅を所望の値に制御
することができる。外部入力として、所定の周波数Ｆの
外部クロックを入力した場合、当該周波数Ｆよりも高い
周波数の内部クロックを生成することができる。
【００６６】上述した選択回路４０により、クロックバ
ッファ２の出力または内部クロック発生回路６００の出
力のいずれかを選択的に出力した場合、特定信号に応じ
て、内部クロック発生回路６００から出力される外部ク
ロックより高い周波数の内部クロックに同期して、半導
体記憶装置を動作させることができる。
ッファ２の出力または内部クロック発生回路６００の出
力のいずれかを選択的に出力した場合、特定信号に応じ
て、内部クロック発生回路６００から出力される外部ク
ロックより高い周波数の内部クロックに同期して、半導
体記憶装置を動作させることができる。
【００６７】なお、セルフディスターブテスト信号ＴＭ
ＳＥＬＦＤを特定信号とした場合、外部クロックより高
い周波数の内部クロックを使用してセルフディスターブ
テストを行なうことができるため、より効果的にショー
トサイクルテストを実施することが可能となる。したが
って、低速テスタを使用した場合であってもテストを加
速することができる。
ＳＥＬＦＤを特定信号とした場合、外部クロックより高
い周波数の内部クロックを使用してセルフディスターブ
テストを行なうことができるため、より効果的にショー
トサイクルテストを実施することが可能となる。したが
って、低速テスタを使用した場合であってもテストを加
速することができる。
【００６８】なお、特定信号は、テストモード検出回路
１００の出力するセルフディスターブテスト信号ＴＭＳ
ＥＬＦＤに限定されない。
１００の出力するセルフディスターブテスト信号ＴＭＳ
ＥＬＦＤに限定されない。
【００６９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７０】
【発明の効果】以上のように、請求項１、２に係る半導
体記憶装置によれば、外部クロックをトリガとして、メ
モリセルアレイのディスターブテストを実施する。これ
により、低速テスタを用いた場合であっても精度のよい
テストが実現される。
体記憶装置によれば、外部クロックをトリガとして、メ
モリセルアレイのディスターブテストを実施する。これ
により、低速テスタを用いた場合であっても精度のよい
テストが実現される。
【００７１】請求項３に係る半導体記憶装置によると、
外部クロックをトリガとしてリフレッシュ動作を行なう
ことにより、ディスターブテストを実施することが可能
となる。
外部クロックをトリガとしてリフレッシュ動作を行なう
ことにより、ディスターブテストを実施することが可能
となる。
【００７２】請求項４に係る半導体記憶装置によると、
外部クロックとして２つの外部信号を使用し、これらの
位相差に基づく内部クロックをディスターブテストのト
リガとする。これにより、効果的にショートサイクルテ
ストを実現することが可能となる。
外部クロックとして２つの外部信号を使用し、これらの
位相差に基づく内部クロックをディスターブテストのト
リガとする。これにより、効果的にショートサイクルテ
ストを実現することが可能となる。
【００７３】請求項５、６に係る半導体記憶装置による
と、外部クロックを受ける２つのバッファの出力から２
逓倍の内部クロックを発生させ、当該内部クロックをデ
ィスターブテストのトリガとする。これにより、効果的
にショートサイクルテストを実現することが可能とな
る。特に、バッファの特性を実質的に均等とすることに
より、均一なパルス幅を有する内部クロックを発生させ
ることが可能となる。
と、外部クロックを受ける２つのバッファの出力から２
逓倍の内部クロックを発生させ、当該内部クロックをデ
ィスターブテストのトリガとする。これにより、効果的
にショートサイクルテストを実現することが可能とな
る。特に、バッファの特性を実質的に均等とすることに
より、均一なパルス幅を有する内部クロックを発生させ
ることが可能となる。
【００７４】請求項７、８に係る半導体記憶装置による
と、同一周波数で位相の異なる２つの第１、第２外部ク
ロックに応じて内部クロックを生成し、当該内部クロッ
クをディスターブテストのトリガとする。特に、ＤＤＲ
−ＳＤＲＡＭの場合、内部クロックは、第１外部クロッ
クの２逓倍の信号になるため、効果的にショートサイク
ルテストを実現することが可能となる。
と、同一周波数で位相の異なる２つの第１、第２外部ク
ロックに応じて内部クロックを生成し、当該内部クロッ
クをディスターブテストのトリガとする。特に、ＤＤＲ
−ＳＤＲＡＭの場合、内部クロックは、第１外部クロッ
クの２逓倍の信号になるため、効果的にショートサイク
ルテストを実現することが可能となる。
【００７５】請求項９、１０に係る半導体記憶装置によ
れば、テストモードにおいて、リフレッシュ周期を変化
させる。特に、リフレッシュ周期を短くすることによ
り、ディスターブテスト後の状態を保持するためにリフ
レッシュ動作を実施させた場合、デバイス環境が厳しい
場合であっても、より適切にディスターブ状態を保持す
ることが可能となる。
れば、テストモードにおいて、リフレッシュ周期を変化
させる。特に、リフレッシュ周期を短くすることによ
り、ディスターブテスト後の状態を保持するためにリフ
レッシュ動作を実施させた場合、デバイス環境が厳しい
場合であっても、より適切にディスターブ状態を保持す
ることが可能となる。
【００７６】さらに、請求項１１、１２に係る半導体記
憶装置によると、複数の外部信号のそれぞれの位相差に
応じて、外部信号よりも高い周波数の内部クロックを発
生させる。したがって、外部からの入力に応じて、所望
の周波数の内部クロックを生成し、当該内部クロックに
同期して動作させることができる。
憶装置によると、複数の外部信号のそれぞれの位相差に
応じて、外部信号よりも高い周波数の内部クロックを発
生させる。したがって、外部からの入力に応じて、所望
の周波数の内部クロックを生成し、当該内部クロックに
同期して動作させることができる。
【００７７】請求項１３、１４に係る半導体記憶装置に
よると、外部クロックよりも高い周波数の内部クロック
を生成し、当該内部クロックに同期して特定の動作モー
ドを実行することができる。たとえば、外部クロックよ
りも高い周波数の内部クロックをディスターブテストの
トリガとした場合、効果的にショートサイクルテストを
実現することが可能となる。
よると、外部クロックよりも高い周波数の内部クロック
を生成し、当該内部クロックに同期して特定の動作モー
ドを実行することができる。たとえば、外部クロックよ
りも高い周波数の内部クロックをディスターブテストの
トリガとした場合、効果的にショートサイクルテストを
実現することが可能となる。
【図１】 本発明の実施の形態１による半導体記憶装置
１０００の構成の一例を示す図である。
１０００の構成の一例を示す図である。
【図２】 リフレッシュ制御回路１０１の主要部につい
て説明するための図である。
て説明するための図である。
【図３】 本発明の実施の形態１による半導体記憶装置
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図４】 本発明の実施の形態１による半導体記憶装置
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図５】 本発明の実施の形態２によるセルフリフレッ
シュタイマについて説明するための図である。
シュタイマについて説明するための図である。
【図６】 本発明の実施の形態２によるセルフリフレッ
シュタイマの動作を説明するためのタイミングチャート
である。
シュタイマの動作を説明するためのタイミングチャート
である。
【図７】 本発明の実施の形態３による内部クロック発
生回路３００について説明するための図である。
生回路３００について説明するための図である。
【図８】 本発明の実施の形態３による半導体記憶装置
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図９】 本発明の実施の形態４による内部クロック発
生回路４００について説明するための図である。
生回路４００について説明するための図である。
【図１０】 本発明の実施の形態４による半導体記憶装
置の動作を説明するためのタイミングチャートである。
置の動作を説明するためのタイミングチャートである。
【図１１】 本発明の実施の形態５による内部クロック
発生回路５００について説明するための図である。
発生回路５００について説明するための図である。
【図１２】 本発明の実施の形態６による内部クロック
発生回路６００について説明するための図である。
発生回路６００について説明するための図である。
【図１３】 本発明の実施の形態６による半導体記憶装
置の動作を説明するためのタイミングチャートである。
置の動作を説明するためのタイミングチャートである。
【図１４】 選択回路４０について説明するための図で
ある。
ある。
【図１５】 ＤＤＲ−ＳＤＲＡＭにおけるクロックバッ
ファ２の入力を説明するための図である。
ファ２の入力を説明するための図である。
【図１６】 ＤＤＲ−ＳＤＲＡＭにおけるクロックバッ
ファ２の出力する内部クロックを示すためのタイミング
チャートである。
ファ２の出力する内部クロックを示すためのタイミング
チャートである。
１ コマンドデコーダ、２ クロックバッファ、７ リ
フレッシュカウンタ、２０，２１，２７，２８ バッフ
ァ、１５，３０♯１〜ｍ ＥＸＯＲ回路、４０選択回
路、１００ テストモード検出回路、１０１ リフレッ
シュ制御回路、１０３ アドレスバッファ、１０８ マ
ルチプレクサ、１０９ ロウ系制御回路、１１０ メモ
リセルアレイ、３００，４００，５００，６００ 内部
クロック発生回路、１０００ 半導体記憶装置。
フレッシュカウンタ、２０，２１，２７，２８ バッフ
ァ、１５，３０♯１〜ｍ ＥＸＯＲ回路、４０選択回
路、１００ テストモード検出回路、１０１ リフレッ
シュ制御回路、１０３ アドレスバッファ、１０８ マ
ルチプレクサ、１０９ ロウ系制御回路、１１０ メモ
リセルアレイ、３００，４００，５００，６００ 内部
クロック発生回路、１０００ 半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AG01 AG07 AK11 AK14 5B079 BA20 BB04 BC02 CC02 DD06 DD13 DD20 5L106 DD00 DD12 9A001 BB03 BB05 KZ54 LL05
Claims (14)
- 【請求項１】 行列状に配置される複数のメモリセル
と、前記複数のメモリセルの複数の行に対応して設けら
れる複数のワード線とを含むメモリセルアレイと、 外部信号に応じて、テストモードが設定されたことを検
出するテストモード検出回路と、 前記テストモード検出回路の出力に応答して、外部クロ
ックをトリガとして、前記メモリセルアレイのディスタ
ーブテストを実施するための制御を行なう制御回路とを
備える、半導体記憶装置。 - 【請求項２】 前記外部クロックを受けるクロックバッ
ファと、 前記メモリセルアレイの行の選択を制御する行選択制御
回路とをさらに備え、 前記制御回路は、 前記テストモード検出回路の出力に応答して、前記クロ
ックバッファの出力に基づき前記行選択制御回路の動作
タイミングを決定する信号を出力する、請求項１記載の
半導体記憶装置。 - 【請求項３】 前記制御回路は、 前記メモリセルアレイのリフレッシュ動作を実施させる
ためのオートリフレッシュ信号を出力するリフレッシュ
回路を含み、 前記リフレッシュ回路は、 通常動作においは、外部コマンドに応答して前記オート
リフレッシュ信号を発生し、前記テストモードにおいて
は、前記クロックバッファの出力に同期した前記オート
リフレッシュ信号を発生する、請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記外部クロックとは、 第１外部信号と、 前記第１外部信号と周期が実質的に同一である第２外部
信号とであって、 前記第１外部信号と前記第２外部信号との位相差に基づ
き、内部クロックを発生する内部クロック発生回路をさ
らに備え、 前記制御回路は、 前記内部クロックをトリガとして前記ディスターブテス
トを実施するための制御を行なう、請求項１に記載の半
導体記憶装置。 - 【請求項５】 前記外部クロックを取込む第１バッファ
と、前記外部クロックを取込む第２バッファと、前記第
１バッファおよび前記第２バッファの出力に応じて、前
記外部クロックに対して２逓倍の内部クロックを発生す
る内部クロック発生回路をさらに備え、 前記制御回路は、 前記内部クロックをトリガとして前記ディスターブテス
トを実施するための制御を行なう、請求項１に記載の半
導体記憶装置。 - 【請求項６】 前記第１バッファと前記第２バッファと
は、特性が実質的に同一であって、 前記内部クロック発生回路は、 前記第１バッファの出力と前記第２バッファの出力とに
より、実質的に均一なパルス幅を有する前記内部クロッ
クを発生する、請求項５に記載の半導体記憶装置。 - 【請求項７】 前記外部クロックは、 第１外部クロックと、 前記第１外部クロックと位相が異なり、前記第１外部ク
ロックと実質的に同一の周期を有する第２外部クロック
とを含み、 前記第１外部クロックおよび前記第２外部クロックに応
じて内部クロックを発生する内部クロック発生回路をさ
らに備え、 前記制御回路は、 前記内部クロックをトリガとして前記ディスターブテス
トを実施するための制御を行なう、請求項１に記載の半
導体記憶装置。 - 【請求項８】 前記内部クロックは、 前記第１外部クロックの立上りエッジおよび立下がりエ
ッジに対応するパルスを有する、請求項７に記載の半導
体記憶装置。 - 【請求項９】 行列状に配置される複数のメモリセル
と、前記複数のメモリセルの複数の行に対応して設けら
れる複数のワード線とを含むメモリセルアレイと、 外部信号に応じて、テストモードが設定されたことを検
出するテストモード検出回路と、 前記メモリセルアレイのリフレッシュ動作におけるリフ
レッシュ周期を決定するリフレッシュタイマを含み、前
記リフレッシュ動作を制御するリフレッシュ制御回路と
を備え、 前記リフレッシュタイマは、 前記テストモードにおいては、通常動作よりも短い周期
の発振信号を出力する、半導体記憶装置。 - 【請求項１０】 前記リフレッシュタイマは、 第１発振信号を発生する第１信号発生回路と、 前記第１発振信号よりも周期の短い第２発振信号を発生
する第２信号発生回路と、 前記テストモード検出回路の出力に応じて、前記第１発
振信号または前記第２発振信号を選択的に出力する選択
回路とを含み、 前記選択回路は、 前記テストモードにおいては、前記発振信号として前記
第２発振信号を出力する、請求項９に記載の半導体記憶
装置。 - 【請求項１１】 行列状に配置される複数のメモリセル
と、複数の行に対応して設けられる複数のワード線と、
複数の列に対応して設けられる複数のビット線とを含む
メモリセルアレイと、 内部クロックに同期して、前記メモリセルアレイの読出
動作／書込動作を制御する制御回路と、 互いに位相の異なる複数の外部信号に基づき、前記複数
の外部信号のそれぞれの周波数よりも高い周波数の前記
内部クロックを発生する内部クロック発生回路とを備え
る、半導体記憶装置。 - 【請求項１２】 前記複数の外部信号は、実質的に同一
の周波数を有し、 前記内部クロック発生回路は、 複数の外部信号のうち、互いに異なる組合せの２つの外
部入力を受ける複数の論理回路と、 前記複数の論理回路の出力の論理和を算出して、前記内
部クロックを出力する回路とを含み、 前記複数の論理回路のそれぞれは、 対応する２つの外部信号の位相差に応じたクロックを出
力する、請求項１１に記載の半導体記憶装置。 - 【請求項１３】 外部クロックを取込むクロックバッフ
ァと、 動作モードを検出するモード検出回路とをさらに備え、 前記制御回路は、 前記モード検出回路の出力に応答して、前記内部クロッ
ク発生回路の出力または前記クロックバッファの出力に
同期して、前記メモリセルアレイの読出動作／書込動作
を制御する、請求項１２に記載の半導体記憶装置。 - 【請求項１４】 前記内部クロック発生回路の出力する
内部クロックは、前記外部クロックより高い周波数であ
る、請求項１３に記載の半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP2000036777A JP2001076500A (ja) | 1999-06-28 | 2000-02-15 | 半導体記憶装置 |
| US09/604,007 US6295238B1 (en) | 1999-06-28 | 2000-06-26 | Semiconductor memory device having a circuit for fast operation |
| US09/922,670 US6614713B2 (en) | 1999-06-28 | 2001-08-07 | Semiconductor memory device having a circuit for fast operation |
| US10/443,775 US6762967B2 (en) | 1999-06-28 | 2003-05-23 | Semiconductor memory device having a circuit for fast operation |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18233599 | 1999-06-28 | ||
| JP11-182335 | 1999-06-28 | ||
| JP2000036777A JP2001076500A (ja) | 1999-06-28 | 2000-02-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001076500A true JP2001076500A (ja) | 2001-03-23 |
Family
ID=26501169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000036777A Withdrawn JP2001076500A (ja) | 1999-06-28 | 2000-02-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
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| KR100838375B1 (ko) | 2006-04-28 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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