JP4778694B2 - 半導体集積回路 - Google Patents

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Description

この発明は、半導体集積回路のシステム・オン・チップ（ＳＯＣ）において、メモリ装置のうちリフレッシュ動作が必要なもの（たとえばダイナミック・ランダム・アクセスメモリ、略してＤＲＡＭ）が複数搭載される際に最適な半導体集積回路に関するものである。
図２５は、従来の半導体集積回路を示している。１００は論理回路、３００１はＤＲＡＭである。ＤＲＡＭ３００１は、論理回路１００によりリード・ライト動作およびリフレッシュ動作の制御がなされる。ＳＬＥＥＰはセルフリフレッシュ制御信号、ＮＣＥｎはリード／ライトイネーブル信号、ＣＬＫはクロック信号、ＮＲＥＦｎリフレッシュイネーブル信号である。リフレッシュ動作のうち、論理回路１００によりクロック信号ＣＬＫに周期的な信号を印加しない状態において、ＤＲＡＭ３００１内部にリフレッシュタイマーを有し、内部でクロック信号ＣＬＫに相当するクロック信号を発生させることで、リフレッシュ動作を行うモードを有する（たとえば、特許文献１）。
図２６は従来の半導体集積回路に搭載されるＤＲＡＭ３００１の内部回路である。３１０１はコマンドデコーダーである。コマンドデコーダー３１０１にはＤＲＡＭ３００１の各制御信号が入力され、動作モードを認識し、所定の信号を出力する。
図２７はコマンドデコーダー３１０１の一例である。３２０１はリフレッシュタイマー、３２０２はセレクタ、ｉＳＣＬＫはセルフリフレッシュクロック信号である。セルフリフレッシュ制御信号ＳＬＥＥＰがリフレッシュタイマー３２０１に接続されており、セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの場合に、セルフリフレッシュクロック信号ｉＳＣＬＫに周期的なクロックを発生させる。セレクタ３２０２はセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの場合に、クロック信号ＣＬＫの変わりにセルフリフレッシュクロック信号ｉＳＣＬＫを選択することでＤＲＡＭ３００１はクロック信号ＣＬＫの有無に関係なくクロック動作を行う。
特願２００１−３５１８２６（特開２００３−１５７６９８公報）
従来の半導体集積回路においては、ＤＲＡＭが複数配置されているため、内部に搭載されているリフレッシュタイマー複数配置される。一般にリフレッシュタイマーには、消費電力抑制のため動作クロックに対して比較的長いクロックを発生させることが要求されるため、抵抗と容量によるＲＣ遅延が使われることが多い。その場合、回路面積が大きくなることが課題となる。また、複数のＤＲＡＭが同時にリフレッシュ動作を行っている場合に、タイミングによっては複数のＤＲＡＭが時間的に同時に動作することでピーク電流を増加させ、電圧ドロップによる誤動作も課題となる。
したがって、この発明の目的は、メモリが複数配置されるシステムＬＳＩなどにおいて、回路面積を増加させることのない、リフレッシュタイマーを用いたリフレッシュ動作を実現し、また、複数のＤＲＡＭを同時にリフレッシュ動作する場合にもピーク電流を増加させず、電圧ドロップによる誤動作を回避することが可能な半導体集積回路を提供することである。
この目的を達成するために、この発明の請求項１記載の半導体集積回路は、半導体基板上に形成される論理回路および複数の半導体記憶装置と、前記複数の半導体記憶装置を制御するリフレッシュ制御回路とを有し、前記複数の半導体記憶装置は、クロック同期式であり、クロック入力と、内部に配置されるメモリセルのデータをリフレッシュするためのリフレッシュ機能とを有し、前記リフレッシュ制御回路は、前記論理回路から出力されるスリープ制御信号および第１のクロック信号が入力され、かつ前記複数の半導体記憶装置のクロック入力に第２のクロック信号として、前記第１のクロック信号または前記第１のクロック信号と周波数が異なる信号のいずれかを、同一の信号線から前記複数の半導体記憶装置に出力し、前記スリープ制御信号が第１の状態の際には、前記第１のクロック信号を前記第２のクロック信号として出力し、前記複数の半導体記憶装置を前記論理回路で制御可能とし、前記スリープ制御信号が第２の状態の際には、前記第１のクロック信号と周波数が異なるクロック信号を前記第２のクロック信号として出力する。
請求項２記載の半導体集積回路は、半導体基板上に形成される論理回路および複数の半導体記憶装置と、前記半導体記憶装置を制御するリフレッシュ制御回路とを有し、前記複数の半導体記憶装置は、クロック同期式であり、クロック入力とリフレッシュ制御端子と、内部に配置されるメモリセルのデータをリフレッシュするためのリフレッシュ機能とを有し、前記リフレッシュ制御回路は、前記論理回路から出力されるスリープ制御信号および第１のクロック信号および第１のリフレッシュ制御信号が入力され、かつ前記複数の半導体記憶装置のクロック入力に第２のクロック信号を、前記リフレッシュ制御端子に第２のリフレッシュ制御信号をそれぞれ出力し、前記スリープ制御信号が第１の状態の際には、前記第２のクロック信号に前記第１のクロック信号を、前記第２のリフレッシュ制御信号に前記第１のリフレッシュ制御信号をそれぞれ出力し、前記複数の半導体記憶装置を前記論理回路で制御可能とし、前記スリープ制御信号が第２の状態の際には、前記第２のクロック信号に前記第１のクロック周期とは異なるクロック信号を、第２のリフレッシュ制御信号に所定の電位をそれぞれ出力し、前記複数の半導体記憶装置はリフレッシュ状態となる。
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路において、前記半導体記憶装置は、複数のメモリセルと、前記メモリセルに接続される複数のワード線と複数のビット線と、前記複数のビット線に接続され前記メモリセルのデータを増幅する機能を有するカラムデコーダーと、前記ワード線を駆動するロウデコーダーと、前記ロウデコーダーに入力する第１のアドレス信号を出力し、第２のアドレス信号と第３のアドレス信号が入力される第１のセレクタと、前記第２のアドレス信号を出力し、外部アドレス信号が入力されるアドレスラッチ回路と、前記第３のアドレス信号を出力するリフレッシュアドレスカウンタと、前記第１のセレクタを制御する内部リフレッシュ選択信号とを有し、前記内部リフレッシュ選択信号は前記第２のリフレッシュ制御信号により制御され、前記内部リフレッシュ選択信号が第１の状態のときに前記第１のアドレス信号に前記第２のアドレス信号を選択し、前記内部リフレッシュ選択信号が第２の状態のときに前記第１のアドレス信号に前記第３のアドレス信号を選択する機能を有する。
請求項４記載の半導体集積回路は、請求項１または２記載の半導体集積回路において、前記リフレッシュ制御回路は、前記スリープ制御信号が所定の電位のときに第３のクロック信号を出力する第１のクロック発生装置と、前記第１のクロック信号と前記第３のクロック信号が入力され、第２のクロック信号を出力する第２のセレクタとを有し、前記第２のセレクタは、前記スリープ制御信号により制御され、前記スリープ制御信号が第１の状態の際には、第２のセレクタは前記第２のクロック信号に前記第１のクロック信号を出力し、前記スリープ制御信号が第２の状態の際には、第２のセレクタは前記第２のクロック信号に前記第３のクロック信号を出力する。
請求項５記載の半導体集積回路は、請求項１または２記載の半導体集積回路において、前記リフレッシュ制御回路から前記複数の半導体記憶装置に出力される前記第２のクロック信号は複数配置され、前記リフレッシュ制御回路は、前記スリープ制御信号が所定の電位のときに第４のクロック信号を出力する第２のクロック発生装置と、前記第１のクロック信号と前記第４のクロック信号が入力され、第２のクロック信号のうち１本を出力する第４のセレクタと、前記第２のクロック信号を所定の時間遅延させる一つもしくは複数の遅延手段と、前記遅延手段の一つもしくは複数の出力と、前記第４のセレクタの出力を選択する一つもしくは複数の第５のセレクタとを有し、前記第５のセレクタの出力は前記第２のクロック信号で、前記第４のセレクタは前記スリープ制御信号により制御され、前記スリープ制御信号が第１の状態の際には、第４のセレクタは前記第２のクロック信号のうち１本に前記第１のクロック信号を出力し、前記スリープ制御信号が第２の状態の際には、第４のセレクタは前記第２のクロック信号のうち１本に前記第４のクロック信号を出力し、前記第５のセレクタは、前記スリープ制御信号により制御され、前記スリープ制御信号が第１の状態の際には、第５のセレクタは前記第２のクロック信号に前記第１のクロック信号を出力し、前記スリープ制御信号が第２の状態の際には、第５のセレクタは前記第２のクロック信号の残りに前記第４のセレクタの出力を出力する。
請求項６記載の半導体集積回路は、請求項５記載の半導体集積回路において、前記複数の遅延手段の出力のうち所定のものに関して、第２の分周器が配置され、その出力が、前記第５のセレクタに入力される。
請求項７記載の半導体集積回路は、請求項５記載の半導体集積回路において、前記第５のセレクタが前記スリープ制御信号および第１のリフレッシュ制御信号で制御される。
請求項８記載の半導体集積回路は、請求項６記載の半導体集積回路において、前記第２の分周器は、前記スリープ制御信号が第１の状態の際には、前記複数の遅延手段の出力を分周せずにそのまま出力する機能を有し、前記第５のセレクタが第１のリフレッシュ制御信号で制御される。
この発明の請求項１記載の半導体集積回路によれば、リフレッシュ制御回路は、論理回路から出力されるスリープ制御信号および第１のクロック信号が入力され、かつ複数の半導体記憶装置のクロック入力に第２のクロック信号として、第１のクロック信号または第１のクロック信号と周波数が異なる信号のいずれかを、同一の信号線から複数の半導体記憶装置に出力し、スリープ制御信号が第１の状態の際には、第１のクロック信号を前記第２のクロック信号として出力し、複数の半導体記憶装置を前記論理回路で制御可能とし、スリープ制御信号が第２の状態の際には、第１のクロック信号と周波数が異なるクロック信号を前記第２のクロック信号として出力するので、それぞれのＤＲＡＭ内部に複数のクロック発生器を有することなくそれぞれの半導体記憶装置をリフレッシュ状態とすることができる。
この発明の請求項２記載の半導体集積回路によれば、リフレッシュ制御回路は、論理回路から出力されるスリープ制御信号および第１のクロック信号および第１のリフレッシュ制御信号が入力され、かつ複数の半導体記憶装置のクロック入力に第２のクロック信号を、リフレッシュ制御端子に第２のリフレッシュ制御信号をそれぞれ出力し、スリープ制御信号が第１の状態の際には、第２のクロック信号に第１のクロック信号を、第２のリフレッシュ制御信号に第１のリフレッシュ制御信号をそれぞれ出力し、複数の半導体記憶装置を論理回路で制御可能とし、スリープ制御信号が第２の状態の際には、第２のクロック信号に第１のクロック周期とは異なるクロック信号を、第２のリフレッシュ制御信号に所定の電位をそれぞれ出力し、複数の半導体記憶装置はリフレッシュ状態となるので、搭載される論理回路によりセルフリフレッシュ制御信号（スリープ制御信号）をＨレベルに設定するのみで複数のＤＲＡＭに対し自動的にリフレッシュ動作を実施し、容易な制御でデータを保持することが可能である。また比較的面積の大きいリフレッシュタイマーを各ＤＲＡＭ内に配置しないことにより大幅に面積を削減することが可能となる。
請求項３では、請求項２記載の半導体集積回路において、ＤＲＡＭの内部構成を実現できる。
請求項４では、請求項１または２記載の半導体集積回路において、リフレッシュ制御回路のクロック発生装置とセレクタを備えた基本構成を実現できる。
請求項５では、請求項１または２記載の半導体集積回路において、リフレッシュ動作の際のクロック信号を複数のＤＲＡＭに対して、タイミングをずらして印加することで、ＤＲＡＭのリフレッシュ動作に時間差生じさせ、ピーク電流を抑制し安定したリフレッシュ動作を実現することが可能となる。このため、それぞれのＤＲＡＭ内部に複数のクロック発生器を有することなくそれぞれの半導体記憶装置をリフレッシュ状態とすることができながらも、複数の半導体記憶装置のリフレッシュ動作が、遅延素子により、それぞれ遅延されることで、電流ピークの増大を抑制することが可能となる。
請求項６では、請求項５記載の半導体集積回路において、遅延素子と分周器によりリフレッシュ周期の違うものがのる場合に有効である。
請求項７では、請求項５記載の半導体集積回路において、スリープ制御信号の場合と第１のリフレッシュ制御信号の場合ともにリフレッシュ動作を遅延させることができる。
請求項８では、請求項６記載の半導体集積回路において、第５のセレクタが第１のリフレッシュ制御信号で制御されるときは分周器を使わないようにできる。
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は本発明の第１の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体記憶装置およびその制御回路に関するブロック図を示している。
図１において、１００は論理回路、１０１はＤＲＡＭ、１０２はリフレッシュ制御回路、ＬＣＬＫは論理回路発クロック（第１のクロック信号）、ＮＬＲＥＦｎは論理回路発リフレッシュイネーブル信号入力（第１のリフレッシュ制御信号）、ＳＬＥＥＰはセルフリフレッシュ制御信号（スリープ制御信号）、ＮＣＥｎはリード／ライトイネーブル信号、ＣＬＫはクロック信号（第２のクロック信号）、ＮＲＥＦｎリフレッシュイネーブル信号（第２のリフレッシュ制御信号）である
ＤＲＡＭ１０１は半導体集積回路内に複数配置される。ＤＲＡＭ１０１はクロック入力信号ＣＬＫ、リード／ライトイネーブル信号ＮＣＥｎ（ｎ＝０，１，２・・・）、リフレッシュイネーブル信号入力ＮＲＥＦｎ（ｎ＝０，１，２・・・）が接続される。複数のＤＲＡＭ１０１にはリフレッシュ制御回路１０２から出力される共通のクロック信号ＣＬＫが入力される。リード／ライトイネーブル信号ＮＣＥｎは一般的に半導体集積回路内のマイクロコンピューターなどの機能ブロックから制御される。また、リフレッシュイネーブル信号入力ＮＲＥＦｎは、リフレッシュ制御回路１０２から出力される。
図２は、ＤＲＡＭ１０１のブロック図を示している。
図２においてＮＷＥはライトイネーブル信号、ＡＤｎはアドレス信号、ＤＯｎはデータ出力信号、ＤＩｎはデータ入力信号、２０１はコマンドデコーダー、２０２はタイミング発生器、２０３はアドレスラッチ、２０４はリフレッシュカウンタ、２０５はセレクタ（第１のセレクタ）、２０６はロウデコーダー、２０７はメモリアレイ、２０８はカラムデコーダー、２０９はリードアンプ、２１０はライトドライバー、２１１はＤＯバッファ、２１２はＤＩラッチである。また、ＲＦＥＮは内部リフレッシュイネーブル信号（内部リフレッシュ選択信号）、ｉＣＬＫは内部クロック、ｉＷＥは内部ライトイネーブル信号、ｉＡＤｎは内部アドレス信号、ｉＲＡＳは内部ロウアドレスストローブ信号、ｉＣＡＳは内部カラムアドレスストローブ信号、ｉＳＡはセンスアンプ駆動信号、ＲＦＡＤｎはリフレッシュアドレス信号（第３のアドレス信号）、ｉＲＡＤｎはロウアドレス信号（第２のアドレス信号）、ｉＣＡＤｎはカラムアドレス信号、ＤＬはデータ線、ＷＬはワード線、２１３はメモリセル、ＡＣＴはアクティブフラグである。
コマンドデコーダー２０１には、クロック信号ＣＬＫ、リフレッシュイネーブル信号入力ＮＲＥＦ、リード／ライトイネーブル信号ＮＣＥ、ライトイネーブル信号ＮＷＥが入力される。コマンドデコーダー２０１は内部リフレッシュイネーブル信号ＲＦＥＮと、内部クロックｉＣＬＫ、内部ライトイネーブル信号ｉＷＥ、アクティブフラグＡＣＴを出力する。タイミング発生器２０２はそれら内部リフレッシュイネーブル信号ＲＦＥＮと、内部クロックｉＣＬＫ、内部ライトイネーブル信号ｉＷＥを受けて、内部ロウアドレスストローブ信号ｉＲＡＳ、内部カラムアドレスストローブ信号ｉＣＡＳ、センスアンプ起動信号ｉＳＡを出力する。アドレスラッチ２０３には、アドレス信号ＡＤｎ、クロック信号ＣＬＫが入力され、内部アドレス信号ｉＡＤｎを出力する。内部アドレス信号ｉＡＤｎのうち、所定のワード線ＷＬを一意に指し示すアドレスはロウアドレス信号ｉＲＡＤｎであり、所定のデータ線ＤＬを一意に指し示すアドレスはカラムアドレス信号ｉＣＡＤｎである。リフレッシュカウンタ２０４には内部クロックｉＣＬＫおよび内部リフレッシュイネーブル信号ＲＦＥＮが入力され、リフレッシュアドレス信号ＲＦＡＤｎを出力する。ロウアドレス信号ｉＲＡＤｎおよびリフレッシュアドレス信号ＲＦＡＤｎはセレクタ２０５に入力され、セレクタ２０５にはさらに内部リフレッシュイネーブル信号ＲＦＥＮが入力され、その出力は、ロウデコーダー２０６に接続される。ロウデコーダー２０６には複数のワード線ＷＬを電気的に駆動する複数のワードドライバーとその制御回路で構成されており、内部ロウアドレスストローブ信号ｉＲＡＳが入力され、所定のワード線ＷＬを駆動する。複数のワード線ＷＬと複数のデータ線ＤＬの交点にはメモリセル２１３が配置される。複数のデータ線ＤＬはカラムデコーダー２０８に接続され、カラムデコーダー２０８にはカラムアドレス信号ｉＣＡＤｎが入力され、リードアンプ２０９および、ライトドライバー２１０が接続される。カラムデコーダー２０８は、データ線ＤＬのデータを増幅するセンスアンプで構成される。リードアンプ２０９の出力はＤＯバッファ２１１に入力される。ＤＯバッファ２１１はデータ出力信号ＤＯｎを出力する。一方ＤＩラッチ２１２にはデータ入力信号ＤＩｎが入力され、ＤＩラッチ２１２の出力はライトドライバー２１０入力される。
図３は、コマンドデコーダー２０１のブロック図である。３０１は同期ラッチ、３０２はバッファである。同期ラッチ３０１には、クロック入力としてクロック信号ＣＬＫが入力される。入力されたリフレッシュイネーブル信号入力ＮＲＥＦ、リード／ライトイネーブル信号ＮＣＥ、ライトイネーブル信号ＮＷＥを、クロック信号ＣＬＫの立ち上がりエッジに同期してラッチし、それぞれ対応した、内部リフレッシュイネーブル信号ＲＦＥＮと、内部クロックｉＣＬＫ、内部ライトイネーブル信号ｉＷＥ、アクティブフラグＡＣＴを出力する。バッファ３０２にはクロック入力ＣＬＫが入力され、内部クロックｉＣＬＫを出力する。従来例のようにＤＲＡＭ１０１の中にはリフレッシュタイマーを保有しない。
図４は、リフレッシュ制御回路１０２のブロック図を示している。４０１はリフレッシュタイマー（第１のクロック発生装置）、４０２はセレクタ（第２のセレクタ）、４０３はＮＯＲ回路、ｉＳＣＬＫはセルフリフレッシュクロック（第３のクロック信号）、ＳＬＦＳＥＬはセルフリフレッシュ選択信号である。リフレッシュタイマー４０１にはセルフリフレッシュ制御信号ＳＬＥＥＰが入力され、セルフリフレッシュクロックｉＳＣＬＫ、セルフリフレッシュ選択信号ＳＬＦＳＥＬを出力する。セレクタ４０２には論理回路発クロックＬＣＬＫとセルフリフレッシュクロックｉＳＣＬＫが入力され、セルフリフレッシュ選択信号ＳＬＦＳＥＬに応じて選択される。ＮＯＲ回路４０３には、論理回路発リフレッシュイネーブル信号入力ＮＬＲＥＦｎおよび、セルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される。
図５は、リフレッシュタイマー４０１の回路図である。５０１はオシレーター、５０２、５０３は分周器（第１の分周器）、５０４はセレクタ（第３のセレクタ）、５０５はワンショット回路、５０６、５０９はＳＲフリップフロップ、５０７、５０８は遅延回路、５１０はＯＲ回路、ＲＳＬＦＤはリングオシレーターイネーブル信号、ＯＳＣ、ＯＳＣ２、ＯＳＣ４はオシレーター出力１分周信号、２分周信号、４分周信号、ＳＬＦＭＯＤＥはセルフリフレッシュ周期選択信号である。
オシレーター５０１は、セルフリフレッシュ制御信号ＳＬＥＥＰが入力され、オシレーター出力１分周信号ＯＳＣを出力する。オシレーター出力１分周信号ＯＳＣは分周器５０２に入力され、オシレーター出力２分周信号ＯＳＣ２を出力する。同様にオシレーター出力２分周信号ＯＳＣ２は分周器５０３に入力され、オシレーター出力４分周信号ＯＳＣ４出力する。オシレーター出力２分周信号ＯＳＣ２およびオシレーター出力４分周信号ＯＳＣ４はセレクタ５０４に入力され、セルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥにより選択される。セレクタ５０４の出力はワンショット回路５０５に入力される。ワンショット回路５０５の出力はＳＲフリップフロップ５０６のＳ入力に接続される。ＳＲフリップフロップ５０６のＲ入力には、ＳＲフリップフロップ５０６の出力であるセルフリフレッシュクロックｉＳＣＬＫを遅延素子５０７分だけ遅らせた信号ｉＳＣＬＫＤが入力される。また、ＳＲフリップフロップ５０９のＲ入力にはｉＳＣＬＫＤをさらに遅延素子５０８分遅らせた信号が入力され、Ｓ入力にはセルフリフレッシュクロックｉＳＣＬＫが入力される。ＯＲ回路５１０にはセルフリフレッシュ制御信号ＳＬＥＥＰ、ＳＲフリップフロップ５０９の出力が入力される。
図６はセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥ設定回路である。
ＲＳＴはシステムリセット信号、ＶＤＤはチップ電源、６０１、６０２はインバータ、６０３はＰｃｈトランジスタ、６０４はＮｃｈトランジスタ、６０５はフューズ素子、６０６はラッチ回路である。
システムリセット信号ＲＳＴは、インバータ６０１に入力されインバータ６０１の出力は、Ｐｃｈトランジスタ６０３のゲートおよび、インバータ６０２に入力される。Ｐｃｈトランジスタ６０３のソースには電源が供給され、ドレインはＮｃｈトランジスタ６０４のドレインに接続される。Ｎｃｈトランジスタ６０４のソースにはフューズ素子６０５が接続され、フューズ素子６０５の別の端子にはグランドが接続される。ラッチ回路６０６の入力にはＮｃｈトランジスタ６０４のドレインが接続され、出力はセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥとなる。Ｐｃｈトランジスタ６０３の電流能力はＮｃｈトランジスタ６０４のそれよりも十分小さく設定される。
以上のように構成された本発明の第１の実施形態における半導体記憶装置およびその制御回路について、以下にその動作を説明する。
図７はＤＲＡＭ１０１の制御コマンドを示している。ＤＲＡＭ１０１はクロック信号ＣＬＫの立ち上がりエッジに同期して、リフレッシュイネーブル信号入力ＮＲＥＦをＨレベル、リード／ライトイネーブル信号ＮＣＥをＬレベル、ライトイネーブル信号ＮＷＥをＨレベルにすればリードコマンドを受け付ける。また、同様にリフレッシュイネーブル信号入力ＮＲＥＦをＨレベル、リード／ライトイネーブル信号ＮＣＥをＬレベル、ライトイネーブル信号ＮＷＥをＬレベルにすればライトコマンドを受け付け、リフレッシュイネーブル信号入力ＮＲＥＦをＬレベル、リード／ライトイネーブル信号ＮＣＥをＨレベルにすればリフレッシュコマンドを受け付ける。またリフレッシュイネーブル信号入力ＮＲＥＦをＨレベル、リード／ライトイネーブル信号ＮＣＥをＨレベルにすれば動作しない。
リードコマンドの際は、内部リフレッシュイネーブル信号ＲＦＥＮはＬレベルとなり、セレクタ２０５はアドレスラッチ２０３から出力されるロウアドレス信号ｉＲＡＤｎを選択する。ロウデコーダー２０６はロウアドレス信号ｉＲＡＤｎに応じたワード線ＷＬを内部ロウアドレスストローブ信号ｉＲＡＳに応じて活性化する。カラムデコーダー２０８は、センスアンプ起動信号ｉＳＡに応じて、活性化されたワード線ＷＬに接続されるメモリセル２１３のデータを増幅し、カラムアドレス信号ｉＣＡＤｎで選択されたデータをリードアンプ２０９に出力する。リードコマンドの際は、内部ライトイネーブル信号ｉＷＥはローレベルであり、リードアンプ２０９は活性状態であり、ＤＯバッファ２１１にカラムデコーダー２０８から来るデータを出力する。ＤＯバッファ２１１はデータ出力信号ＤＯｎにデータを出力する。
ライトコマンドの際は、内部リフレッシュイネーブル信号ＲＦＥＮはＬレベルとなり、セレクタ２０５はアドレスラッチ２０３から出力されるロウアドレス信号ｉＲＡＤｎを選択する。ロウデコーダー２０６はロウアドレス信号ｉＲＡＤｎに応じたワード線ＷＬをはさらに内部ロウアドレスストローブ信号ｉＲＡＳに応じて活性化する。ＤＩラッチ２１２はデータ入力信号ＤＩｎのデータを内部クロック信号ｉＣＬＫに同期してデータをラッチする。ライトコマンドの際は内部ライトイネーブル信号ｉＷＥはＨレベルであり、ライトドライバー２１０は活性状態にある。ライトドライバー２１０はカラムデコーダー２０８にＤＩラッチ２１２に応じた信号を出力する。カラムデコーダー２０８はカラムアドレス信号ｉＣＡＤｎに応じて、データ線ＤＬにデータを出力し、活性化されたワード線ＷＬに接続されるメモリセル２１３にデータを書き込む。
リフレッシュコマンドの際は、内部リフレッシュイネーブル信号ＲＦＥＮはＨレベルとなり、セレクタ２０５はリフレッシュカウンタ２０４の出力であるリフレッシュアドレス信号ＲＦＡＤｎを選択する。ロウデコーダー２０６はロウアドレス信号ｉＲＡＤｎに応じたワード線ＷＬを内部ロウアドレスストローブ信号ｉＲＡＳに応じて活性化する。カラムデコーダー２０８は、センスアンプ起動信号ｉＳＡに応じて、活性化されたワード線ＷＬに接続されるメモリセル２１３のデータを増幅する。これによりメモリセル２１３のデータをリフレッシュする。
このように動作するＤＲＡＭ１０１を複数配置した図１のようなシステムにおけるセルフリフレッシュ動作を図８を用いて説明する。
図８はタイミング図である。セルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルの場合にはリフレッシュタイマー４０１は停止状態である。分周器５０２、５０３はリセット状態であり、Ｌレベルを出力しているため、ＳＲフリップフロップ５０６、５０９はＬレベルを出力しており、セルフリフレッシュ選択信号ＳＬＦＳＥＬはＬレベルとなっている。セルフリフレッシュ選択信号ＳＬＦＳＥＬがＬレベルの際は、セレクタ４０２は論理回路発クロックＬＣＬＫを選択し、クロック信号ＣＬＫには、論理回路から制御される論理回路発クロックＬＣＬＫが印加される。セルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルの場合には、リフレッシュイネーブル信号入力ＮＲＥＦｎには論理回路発リフレッシュイネーブル信号入力ＮＬＲＥＦｎと同期した信号が入力される。
この場合、混載される論理回路によりリード動作、ライト動作および、リフレッシュ動作が任意に選択される。
セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの場合にはリフレッシュタイマー４０１は活性状態である。セルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルとなる。オシレーター５０１の出力は周期的な信号をオシレーター出力１分周ＯＳＣに出力する。分周器５０２はオシレーター出力１分周信号ＯＳＣを２分周した信号オシレーター出力２分周信号ＯＳＣ２を出力する。分周器５０３はオシレーター出力１分周信号ＯＳＣを４分周した信号オシレーター出力４分周信号ＯＳＣ４を出力する。セレクタ５０４は、セルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥに応じて、オシレーター出力２分周信号ＯＳＣ２もしくはオシレーター出力４分周信号ＯＳＣ４を選択し出力する。ワンショット回路５０５により、クロックのポジティブエッジが抽出され、ＳＲフリップフロップ５０６がセットされ、Ｈレベルを出力する。遅延素子５０７の遅延時間Ｔ１後にＳＲフリップフロップ５０６はリセットされる。この動作によりセルフリフレッシュクロックｉＳＣＬＫは周期的な信号となる。セルフリフレッシュ選択信号ＳＬＦＳＥＬはセルフリフレッシュクロックｉＳＣＬＫの立下りエッジより遅延素子５０８の遅延時間Ｔ２の後にＬレベルとなる。この遅延時間Ｔ２は、セルフリフレッシュクロックｉＳＣＬＫの立ち上がりエッジからＤＲＡＭ１０１のリフレッシュ動作が終了するまでの時間より十分長い時間に設定される。
セルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルの際は、セレクタ４０２はセルフリフレッシュクロックｉＳＣＬＫを選択される。セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの場合には、リフレッシュイネーブル信号入力ＮＲＥＦｎにはＬレベルが入力される。
また、フューズ素子６０５を切断しない場合、システムリセットＲＳＴがＨレベルよりＬレベルになった際にＰｃｈトランジスタ６０３のドレインがＬレベルとなりセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥにＨレベルを出力する。この場合、セレクタ５０４は、オシレーター出力４分周信号ＯＳＣ４を選択する。これは本発明に係る半導体記憶装置が搭載されるシステム・オン・チップが比較的高温で動作する際等、比較的頻繁にリフレッシュが必要な際に選択される。
フューズ素子６０５を切断した場合、システムリセットＲＳＴがＨレベルよりＬレベルになった際にＰｃｈトランジスタ６０３のドレインがＨレベルとなりセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥにＬレベルを出力する。この場合、セレクタ５０４は、オシレーター出力２分周信号ＯＳＣ２を選択する。これは本発明に係る半導体記憶装置が搭載されるシステム・オン・チップが比較的低温で動作する際等、比較的リフレッシュが頻繁に必要でない際に選択される。
図９は、論理回路１００よりセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥを制御する場合の回路図である。この場合、論理回路１００よりセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥが出力され、論理回路１００によりリフレッシュ周期を制御することができる。
以上の動作によれば本発明の実施形態による半導体集積回路は、搭載される論理回路によりセルフリフレッシュ制御信号ＳＬＥＥＰをＨレベルに設定するのみで複数のＤＲＡＭ１０１に対し自動的にリフレッシュ動作を実施し、容易な制御でデータを保持することがすることが可能である。また比較的面積の大きいリフレッシュタイマーを各ＤＲＡＭ１０１内に配置しないことにより大幅に面積を削減することが可能となる。また、リフレッシュタイマー４０１の内部にオシレーター５０１の出力信号を分周する機能を有することで各ＤＲＡＭ１０１の電荷保持電流を容易に変更することが可能となる。
図１０は本発明の第２の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体記憶装置およびその制御回路に関するブロック図を示している。
図１０において、１００１は第２の実施形態におけるリフレッシュ制御回路、ＣＬＫｎは複数のクロック信号である。図１と異なる点は、リフレッシュ制御回路１００１より複数のクロック信号ＣＬＫｎ（ｎ＝０，１，２・・・）が出力され、それぞれのＤＲＡＭ１０１に個別に出力される点が異なる。
図１１は本発明の第２の実施形態におけるリフレッシュ制御回路１００１の回路図を示している。
図１１において、１１０１はセレクタ（第４のセレクタ）、１１０２は複数の同期ラッチ、１１０３は複数のＮＯＲ回路、１１０４は遅延素子群、１１０５はセレクタ群（第５のセレクタ）である。ＲＦＳＬｎ（ｎ＝１，２，３・・・）はリフレッシュ選択信号、リフレッシュタイマー（第２のクロック発生装置）４０１は図５に示したものと同等である。リフレッシュタイマー４０１より出力されるセルフリフレッシュクロック（第４のクロック信号）ｉＳＣＬＫはセレクタ１１０１の１入力に入力され、他方の入力には論理回路発クロック（第１のクロック信号）ＬＣＬＫが入力される。セレクタ１１０１の選択入力にはセルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される。セレクタ１１０１の出力は複数のクロック信号ＣＬＫｎのうち１本のクロック信号ＣＬＫ０であり、任意の単一もしくは複数のＤＲＡＭ１０１に入力される。論理回路発リフレッシュイネーブル信号入力ＮＬＲＥＦｎは複数のＮＯＲ回路１１０３に負極性で入力される。複数のＮＯＲ回路１１０３はそれぞれ２入力であり、他方の入力はセルフリフレッシュ選択信号ＳＬＦＳＥＬとなる。複数のＮＯＲ回路１１０３の出力はリフレッシュイネーブル信号入力ＮＲＥＦｎである。リフレッシュイネーブル信号入力ＮＲＥＦｎは複数の同期ラッチ１１０２に入力される。複数の同期ラッチ１１０２のクロック入力にはクロック信号ＣＬＫ０が入力される。複数の同期ラッチ１１０２の出力はリフレッシュ選択信号ＮＲＦＳＬｎである。クロック信号ＣＬＫ０は遅延素子群１１０４に入力される。遅延素子群１１０４は複数の遅延素子が連続的に接続されており、各遅延素子から、クロック信号ＣＬＫ０が遅延した信号が出力される。セレクタ群１１０５は複数のセレクタで構成される。それぞれのセレクタには遅延素子群１１０４内の複数の遅延素子の出力が入力される。セレクタ群１１０５内の複数のセレクタは２入力セレクタであり、他方の入力には、クロック信号ＣＬＫ０が入力される。セレクタ群１１０５内の複数のセレクタの出力は複数のクロック信号ＣＬＫｎ（ｎ＝１，２・・・）である。
以上のように構成された本発明の第２の実施形態における半導体集積回路について、以下にその動作を説明する。
図１２は図１０に示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルの場合を示している。セルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルの場合は、セルフリフレッシュ選択信号ＳＬＦＳＥＬはＬレベルであり、セレクタ１１０１により論理回路発クロックＬＣＬＫが選択される。リフレッシュイネーブル信号入力ＮＲＥＦｎは論理回路発リフレッシュイネーブル信号入力ＮＬＲＥＦｎと同じ論理となる。クロック信号ＣＬＫ０に応じて、同期ラッチ１１０２にはリフレッシュイネーブル信号入力ＮＲＥＦｎの論理がラッチされ、セレクタ群１１０５がセレクトされる。セレクタ群１１０５のうち、リフレッシュイネーブル信号入力ＮＲＥＦｎ（Ｎは任意）がＬレベルのセレクタは、リフレッシュ動作を認識し、遅延素子群１１０４を通したクロック信号を選択し、リフレッシュイネーブル信号入力ＮＲＥＦｎ（Ｎは任意）がＨレベルのセレクタは、リードもしくはライト動作を認識し、クロック信号ＣＬＫ０をセレクトする。（図ではリフレッシュイネーブル信号入力ＮＲＥＦｎのうちＮＬＲＥＦ０，１，２，４，５をＬレベルとし、ＮＬＲＥＦ３をＨレベルとしている。）このように、リフレッシュイネーブル信号入力ＮＲＥＦｎをＬレベルとすることで、クロック信号ＣＬＫｎを遅延させ、各ＤＲＡＭ１０１（図ではＤＲＡＭ０、１、２、・・・）ごとに、リフレッシュ動作を遅らせることができる。また適宜リード／ライトイネーブル信号ＮＣＥをＬレベルにすることでリードおよびライト動作を行うが、リフレッシュ動作からリードおよびライト動作に戻る際には、図の１２０１で示す１クロックの期間にＮＯＰ（オペレーションなしの状態）が必要となる。この動作によれば、論理回路１００により出力されるクロック信号論理回路発クロックＬＣＬＫのタイミングで、リフレッシュ動作が可能な上、複数のＤＲＡＭ１０１においてリフレッシュ動作をそれぞれのＤＲＡＭ１０１でタイミングを所定の時間遅延させて実現することができる。また、必要に応じて、ノーマル動作（リードおよびライト動作）を実施するＤＲＡＭ１０１と、リフレッシュ動作を実施するＤＲＡＭ１０１を任意に選択することが可能となる。これによれば任意のＤＲＡＭ１０１に対してリフレッシュ動作を行う際に、クロック信号ＣＬＫｎのタイミングを遅らせることでピーク電流の増加を抑え、電圧ドロップの層化を抑制しながら確実にリフレッシュ動作を実施することが可能となる。
図１３は、図１０に示すに示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなる場合を示している。セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなると、セルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルとなる。またリフレッシュタイマー４０１が発振し、セルフリフレッシュクロックｉＳＣＬＫにクロック信号を出力する。セレクタ１１０１はセルフリフレッシュ選択信号ＳＬＦＳＥＬ＝Ｈを受けて、クロック信号ＣＬＫ０に、セルフリフレッシュクロックｉＳＣＬＫを出力する。またセルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルの場合はＮＯＲ回路１１０３によりリフレッシュイネーブル信号入力ＮＲＥＦｎはすべてＬレベルとなる。クロック信号ＣＬＫ０の立ち上がりエッジで同期ラッチ１１０２はリフレッシュイネーブル信号入力ＮＲＥＦｎをラッチし、セレクタ群１１０５は遅延素子群１１０４を通したクロック信号を選択する。これによりセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの際には、複数のＤＲＡＭ１０１にはそれぞれタイミングの異なるクロック信号ＣＬＫｎが入力される。リフレッシュイネーブル信号入力ＮＲＥＦｎは、すべてＬレベルであるので、すべてのＤＲＡＭ１０１はリフレッシュ動作となる。タイミングの異なるクロック信号ＣＬＫｎが入力されることでピーク電流を抑制することが可能となり、電圧ドロップの層化を抑制しながら確実にリフレッシュ動作を実施することが可能となる。また、論理回路１００から見た場合セルフリフレッシュ制御信号ＳＬＥＥＰと、リード／ライトイネーブル信号ＮＣＥを制御するのみで確実にリフレッシュ動作を実施することが可能となる。
図１４は本発明の第３の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体集積回路に関するブロック図を示している。
図１４において、１４０１は第３の実施形態におけるリフレッシュ制御回路、１４０２はＤＲＡＭである。図１０と異なる点は、リフレッシュ制御回路１４０１の内部回路構成が異なる点と、ＤＲＡＭ１４０２の内部に配置されるワード線ＷＬの本数がＤＲＡＭ１０１に対し１／２少ない、すなわち搭載容量が半分である点が異なる。ＤＲＡＭ１４０２はワード線ＷＬの本数がＤＲＡＭ１０１に比べ少ないため、内部のリフレッシュカウンタ２０４の出力するアドレスのうち、最上位のアドレスがＬレベルに固定されており、リフレッシュ周期が半分でよい。
図１５は本発明の第３の実施形態におけるリフレッシュ制御回路１４０１の回路図を示している。１５０１はクロック周波数分周器群、１５０２は分周器である。図１１のリフレッシュ制御回路１００１と異なる点は遅延素子群１１０４の出力が、クロック周波数分周器群１５０１に入力され、クロック周波数分周器群１５０１の出力がセレクタ群１１０５に入力される点が異なる。クロック周波数分周器群１５０１には任意の数の分周器１５０２が配置される。ＤＲＡＭ１０１に対して、ワード線ＷＬの本数が１／２のＤＲＡＭ１４０２に接続されるクロック信号ＣＬＫｉに対応する遅延素子群１１０４の出力に対し分周器１５０２が配置される。
図１６は分周器１５０２の回路の一例である。１６０１はディレイフリップフロップ、１６０２はセレクタである。ＩＮはクロック入力、ＯＵＴはクロック出力、ＣＮＴはコントロール入力である。クロック入力ＩＮには図１５において遅延素子群１１０４の出力が入力される。ディレイフリップフロップ１６０１のクロック入力にはクロック入力ＩＮが入力され、ディレイフリップフロップ１６０１のＤ入力には、ディレイフリップフロップ１６０１の出力であるＱ出力の逆相の出力が接続される。セレクタ１６０２にはディレイフリップフロップ１６０１のＱ出力およびクロック入力ＩＮが入力される。セレクタ１６０２出力はクロック出力ＯＵＴとなり、図１５においてはセレクタ群１１０５に接続される端子となる。セレクタ１６０２にはコントロール入力ＣＮＴが接続され、コントロール入力ＣＮＴがＨレベルの場合はディレイフリップフロップ１６０１のＱ出力を選択し、Ｌレベルの場合はクロック入力ＩＮを選択する。
以上のように構成された本発明の第３の実施形態における半導体集積回路について、以下にその動作を説明する。
図１７は図１４に示すに示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなる場合を示している。セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなると、セルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルとなる。またリフレッシュタイマー４０１が発振し、セルフリフレッシュクロックｉＳＣＬＫにクロック信号を出力する。セレクタ１１０１はセルフリフレッシュ選択信号ＳＬＦＳＥＬ＝Ｈを受けて、クロック信号ＣＬＫ０に、セルフリフレッシュクロックｉＳＣＬＫを出力する。またセルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルの場合はＮＯＲ回路１１０３によりリフレッシュイネーブル信号入力ＮＲＥＦｎはすべてＬレベルとなる。クロック信号ＣＬＫ０の立ち上がりエッジで同期ラッチ１１０２はリフレッシュイネーブル信号入力ＮＲＥＦｎをラッチする。遅延素子群１１０４の出力のうち、所定のものは直接セレクタ群１１０５に入力される。それ以外のものはクロック周波数分周器群１５０１介してセレクタ群１１０５に入力される。一方セルフリフレッシュ選択信号ＳＬＦＳＥＬはＨレベルであるのでクロック周波数分周器群１５０１は入力である遅延素子群１１０４の出力を分周したクロック信号をセレクタ群１１０５に出力する（図中ＣＬＫ２、ＣＬＫ４）。
これによりセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの際には、複数のＤＲＡＭ１０１にはそれぞれタイミングの異なるクロック信号ＣＬＫｎが入力される。リフレッシュイネーブル信号入力ＮＲＥＦｎは、すべてＬレベルであるので、すべてのＤＲＡＭ１０１はリフレッシュ動作となる。タイミングの異なるクロック信号ＣＬＫｎが入力されることでピーク電流を抑制することが可能となり、電圧ドロップの層化を抑制しながら確実にリフレッシュ動作を実施することが可能となる。論理回路１００から見た場合セルフリフレッシュ制御信号ＳＬＥＥＰと、リード／ライトイネーブル信号ＮＣＥを制御するのみで確実にリフレッシュ動作を実施することが可能となる。さらにリフレッシュ周期がＤＲＡＭ１０１に比べて少ないＤＲＡＭ１４０２に対しては、セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルの期間である電荷保持期間においては、クロック信号を分周器１５０１で間引くことで、不必要なリフレッシュ動作を行うことがなく、消費電力を抑制することが可能となる。
図１８は本発明の第４の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体集積回路に関するブロック図を示している。
図１８において、１８０１は第４の実施形態におけるリフレッシュ制御回路である。図１０と異なる点は、リフレッシュ制御回路１００１に変わって、リフレッシュ制御回路１８０１が配置されるのみで、それ以外には特に変更は無い。
図１９は、第４の実施形態におけるリフレッシュ制御回路１８０１の回路図である。１９０１はセレクタ（第６のセレクタ）、１９０２は複数のＮＯＲ回路、１９０３はクロックシーケンス制御回路、１９０４、１９０５は、ＡＮＤ素子群、ＳＥＣＬＫはセレクタ１９０１の出力、ＣＬＫＥＮｎ（ｎ＝０，１，２，３、・・・）はクロック選択信号である。リフレッシュタイマー（第３のクロック発生装置）４０１は図５に示したものと同等である。
リフレッシュタイマー４０１より出力されるセルフリフレッシュクロック（第５のクロック信号）ｉＳＣＬＫはセレクタ１９０１の１入力に入力され、他方の入力には論理回路発クロック（第１のクロック信号）ＬＣＬＫが入力される。セレクタ１９０１の選択入力にはセルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される。論理回路発リフレッシュイネーブル信号入力ＮＬＲＥＦｎは複数のＮＯＲ回路１９０２に負極性で入力される。複数のＮＯＲ回路１９０２はそれぞれ２入力であり、他方の入力はセルフリフレッシュ選択信号ＳＬＦＳＥＬとなる。複数のＮＯＲ回路１９０２の出力はリフレッシュイネーブル信号入力ＮＲＥＦｎである。
セレクタ１９０１の出力ＳＥＣＬＫは、クロックシーケンス制御回路１９０３に入力される、また、クロックシーケンス制御回路１９０３にはセルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される。クロックシーケンス制御回路１９０３は複数のクロック選択信号ＣＬＫＥＮｎを出力し、それぞれＡＮＤ素子群１９０４に配置される複数の２入力ＡＮＤ素子に入力される。ＡＮＤ素子群１９０４に配置される複数の２入力ＡＮＤ素子の他方の入力端子にはセルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される。ＡＮＤ素子群１９０４の出力は、ＡＮＤ素子群１９０５に配置される複数の２入力ＡＮＤ素子に入力される。複数の２入力ＡＮＤ素子の他方の入力には、セレクタ１９０１の出力ＳＥＣＬＫが入力され、出力はクロック信号ＣＬＫｎとなる。
図２０はクロックシーケンス制御回路１９０３の回路図の一例である。２００１はワンショット回路、２００２はディレイフリップフロップ群、２００３はディレイフリップフロップ、２００４はセット機能付きディレイフリップフロップである。セルフリフレッシュ選択信号ＳＬＦＳＥＬがワンショット回路２００１に入力される。ワンショット回路２００１の出力は、ディレイフリップフロップ群２００２に入力される。ディレイフリップフロップ群には複数のディレイフリップフロップ２００３が配置され、Ｄ入力とＱ出力が接続され、リング状に配置される。リング状の１つのディレイフリップフロップ２００４のみにセット機能が設けられる。それぞれのディレイフリップフロップの出力はクロック選択信号ＣＬＫＥＮｎであり、ＡＮＤ素子群１９０４に配置される複数の２入力ＡＮＤ素子に入力される。セット機能付きディレイフリップフロップ２００４のセット端子にはワンショット回路２００１の出力が接続される。ディレイフリップフロップ群２００２に配置されるすべてのディレイフリップフロップにはリセット端子が負極性で設けられ、それにはセルフリフレッシュ選択信号ＳＬＦＳＥＬが接続される。
図２１は、クロックシーケンス制御回路１９０３の動作を表している。セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルになるとリフレッシュタイマー４０１によりセルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルとなる。セルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルとなると、ワンショット回路２００１の出力に所定の遅延時間だけＨレベルが出力される。このワンショットパルスを受け、セット機能付きディレイフリップフロップ２００４の出力であるクロック選択信号ＣＬＫＥＮ０にＨレベルを出力する。次にセレクタ１９０１の出力ＳＥＣＬＫの立ち上がりエッジに同期して、リング状に接続されるディレイフリップフロップ２００３に出力が伝播していき、クロック選択信号ＣＬＫＥＮｎ（ｎ＝１，２、・・・）すなわちＡＮＤ素子群１９０４に配置される複数の２入力ＡＮＤ素子にシーケンシャルな信号が出力される。
セルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルになると、セレクタ１９０１の出力ＳＥＣＬＫがＬ固定となり、また、セルフリフレッシュ選択信号ＳＬＦＳＥＬがＬレベルとなる。それを受けてリング状に接続されるディレイフリップフロップ２００３はすべてクロック選択信号ＣＬＫＥＮｎＬレベルを出力する。
さらに全体的な動きを図２２にて説明する。セルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルになるとリフレッシュタイマー４０１によりセルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルとなり、さらにセルフリフレッシュクロックｉＳＣＬＫに周期的な信号が出力される。セルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルとなると、ＡＮＤ素子群１９０４の各２入力ＡＮＤ素子の１方の入力はＨレベルとなる。さらにセルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルになると、セレクタ１９０１は、セルフリフレッシュクロックｉＳＣＬＫを選択され、図１９に示すようにクロック選択信号ＣＬＫＥＮｎに、セレクタ１９０１の出力ＳＥＣＬＫの立ち上がりエッジに同期して、シーケンシャルなクロック信号が出力される。これにより、セレクタ１９０１の出力ＳＥＣＬＫの周期的な信号は、立ち上がりエッジごとに、クロック信号ＣＬＫｎについてｎ＝０、１、２について順番にクロック信号が印加される。リフレッシュイネーブル信号入力ＮＲＥＦｎはセルフリフレッシュ選択信号ＳＬＦＳＥＬがＨレベルであるので、Ｌレベルとなる。
以上の動作によれば、リフレッシュタイマー４０１の出力であるセルフリフレッシュクロックｉＳＣＬＫの出力が複数のＤＲＡＭ１０１に対して一つずつクロック出力されることで、複数のＤＲＡＭ１０１を順々にリフレッシュ動作とすることができる。これによりピーク電流を抑制しながら、論理回路１００の制御を必要とせず、また、回路面積を増加させることなくリフレッシュ動作を実現することができる。
図２３は、別の実施形態でのクロックシーケンス制御回路１９０３の回路図の一例である。図２０に対してこれはディレイフリップフロップ群２００２に配置される複数のディレイフリップフロップのうち、セット機能を有するディレイフリップフロップ２００４が複数配置されるものである。この構成によれば、セット機能を有するディレイフリップフロップ２００４を任意の数配置することで任意の数のＤＲＡＭ１０１を同時にリフレッシュとすることができる。これによれば、ピーク電流の増加を許容できる範囲に抑制しながら、論理回路１００の制御を必要とせず、また、回路面積を増加させることなくかつ、図２０の構成に対して比較的頻繁にリフレッシュ動作を実現することができる。
図２４は、さらに別の実施形態でのクロックシーケンス制御回路１９０３の回路図の一例である。ＮＲＥＳＥＴはリセット信号である。図２０に対してセルフリフレッシュ選択信号ＳＬＦＳＥＬの変わりにリセット信号ＮＲＥＳＥＴが入力される点が異なる。このリセット信号ＮＲＥＳＥＴは論理回路１００より入力される。図２０のようにセルフリフレッシュ選択信号ＳＬＦＳＥＬが入力される場合は、セルフリフレッシュ動作を停止する際にディレイフリップフロップ群２００２がリセットされるため、クロック信号ＣＬＫ０が接続されるＤＲＡＭ１０１がその他のＤＲＡＭ１０１に対して比較的頻繁にリフレッシュされるため効率が悪い。図２４の構成によれば、論理回路１００よりリセット信号ＮＲＥＳＥＴを制御することが必要となるが、ディレイフリップフロップ群２００２を不必要にリセットすることが無いため、セルフリフレッシュ動作を停止し、再度再開する際にも複数のＤＲＡＭ１０１のうち、リフレッシュを停止したＤＲＡＭ１０１より開始できるためリフレッシュ動作の効率がよい。また、リセット信号ＮＲＥＳＥＴは電源立ち上げ時から所定の期間だけＬレベルが出力されるパワーオンリセット回路の出力であってもよい。クロックシーケンス制御回路の選択条件が、電源立ち上げより所定の期間の後に一度だけセットされる場合である。この場合、電源立ち上げと同時にディレイフリップフロップ群２００２を所定の状態にセットすることが可能となる。
本発明にかかる半導体集積回路は、搭載される論理回路によりセルフリフレッシュ制御信号ＳＬＥＥＰをＨレベルに設定するのみで複数のＤＲＡＭに対し自動的にリフレッシュ動作を実施し、容易な制御でデータを保持することがすることが可能で、また比較的面積の大きいリフレッシュタイマーを各ＤＲＡＭ内に配置しないことにより大幅に面積を削減することが可能となり、メモリ装置のうちリフレッシュ動作が必要なもの（たとえばダイナミック・ランダム・アクセスメモリ、略してＤＲＡＭ）が複数搭載される半導体集積回路に有用である。
本発明の第１の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体記憶装置およびその制御回路に関するブロック図である。 ＤＲＡＭ１０１のブロック図である。 コマンドデコーダー２０１のブロック図である。 リフレッシュ制御回路１０２のブロック図である。 リフレッシュタイマー４０１の回路図である。 セルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥ設定回路図である。 ＤＲＡＭ１０１の制御コマンドの説明図である。 第１の実施形態のタイミング波形図である。 論理回路１００よりセルフリフレッシュ周期選択信号ＳＬＦＭＯＤＥを制御する場合の回路図である。 本発明の第２の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体記憶装置およびその制御回路に関するブロック図である。 本発明の第２の実施形態におけるリフレッシュ制御回路１００１の回路図である。 図１０に示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＬレベルの場合のタイミング波形図である。 図１０に示すに示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなるタイミング波形図である。 本発明の第３の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体集積回路に関するブロック図である。 本発明の第３の実施形態におけるリフレッシュ制御回路１４０１の回路図 分周器１５０２の回路の一例を示す図である。 図１４に示すに示す半導体集積回路の動作のうちセルフリフレッシュ制御信号ＳＬＥＥＰがＨレベルとなる場合のタイミング波形図である。 本発明の第４の実施形態における半導体集積回路のシステム・オン・チップ（ＳＯＣ）のうち半導体集積回路に関するブロック図である。 第４の実施形態におけるリフレッシュ制御回路図である。 クロックシーケンス制御回路１９０３の回路図の一例を示す図である。 クロックシーケンス制御回路１９０３の動作の説明図である。 第４の実施形態における半導体集積回路のタイミング波形図である。 別の実施形態でのクロックシーケンス制御回路１９０３の回路図の一例を示す図である。 別の実施形態でのクロックシーケンス制御回路１９０３の回路図の一例を示す図である。 従来の半導体集積回路のブロック図である。 従来の半導体集積回路に搭載されるＤＲＡＭ３００１の内部回路図である。 コマンドデコーダー３１０１の一例を示す図である。
符号の説明
１００ 論理回路
１０１ ＤＲＡＭ
１０２ リフレッシュ制御回路
ＬＣＬＫ 論理回路発クロック
ＮＬＲＥＦｎ 論理回路発リフレッシュイネーブル信号入力
ＳＬＥＥＰ セルフリフレッシュ制御信号
ＮＣＥｎ リード／ライトイネーブル信号
ＣＬＫ クロック信号
ＮＲＥＦｎ リフレッシュイネーブル信号
ＮＷＥ ライトイネーブル信号
ＡＤｎ アドレス信号
ＤＯｎ データ出力信号
ＤＩｎ データ入力信号
２０１ コマンドデコーダー
２０２ タイミング発生器
２０３ アドレスラッチ
２０４ リフレッシュカウンタ
２０５ セレクタ
２０６ ロウデコーダー
２０７ メモリアレイ
２０８ カラムデコーダー
２０９ リードアンプ
２１０ ライトドライバー
２１１ ＤＯバッファ
２１２ ＤＩラッチである
ＲＦＥＮ 内部リフレッシュイネーブル信号
ｉＣＬＫ 内部クロック
ｉＷＥ 内部ライトイネーブル信号
ｉＡＤｎ 内部アドレス信号
ｉＲＡＳ 内部ロウアドレスストローブ信号
ｉＣＡＳ 内部カラムアドレスストローブ信号
ｉＳＡ センスアンプ駆動信号
ＲＦＡＤｎ リフレッシュアドレス信号
ｉＲＡＤｎ ロウアドレス信号
ｉＣＡＤｎ カラムアドレス信号
ＤＬ データ線
ＷＬ ワード線
２１３ メモリセル
ＡＣＴ アクティブフラグ
３０１ 同期ラッチ
３０２ バッファ
４０１ リフレッシュタイマー
４０２ セレクタ
４０３ ＮＯＲ回路
ｉＳＣＬＫ セルフリフレッシュクロック
ＳＬＦＳＥＬ セルフリフレッシュ選択信号
５０１ オシレーター
５０２、５０３ 分周器
５０４ セレクタ
５０５ ワンショット回路
５０６、５０９ ＳＲフリップフロップ
５０７、５０８ 遅延回路
５１０ ＯＲ回路
ＲＳＬＦＤ リングオシレーターイネーブル信号
ＯＳＣ オシレーター出力１分周信号
ＯＳＣ２ オシレーター出力２分周信号
ＯＳＣ４ オシレーター出力４分周信号
ＳＬＦＭＯＤＥ セルフリフレッシュ周期選択信号
ＲＳＴ システムリセット信号
ＶＤＤ チップ電源
６０１、６０２ インバータ
６０３ Ｐｃｈトランジスタ
６０４ Ｎｃｈトランジスタ
６０５ フューズ素子
６０６ ラッチ回路
１００１ 第２の実施形態におけるリフレッシュ制御回路
ＣＬＫｎ 複数のクロック信号
１１０１ セレクタ
１１０２ 複数の同期ラッチ
１１０３ 複数のＮＯＲ回路
１１０４ 遅延素子群
１１０５ セレクタ群
ＲＦＳＬｎ リフレッシュ選択信号
１４０１ 第３の実施形態におけるリフレッシュ制御回路
１４０２ ＤＲＡＭ
１５０１ クロック周波数分周器群
１５０２ 分周器
１６０１ ディレイフリップフロップ
１６０２ セレクタ
１８０１ 第４の実施形態におけるリフレッシュ制御回路
１９０１ セレクタ
１９０２ 複数のＮＯＲ回路
１９０３ クロックシーケンス制御回路
１９０４、１９０５ ＡＮＤ素子群
ＳＥＣＬＫ セレクタ１９０１の出力
ＣＬＫＥＮｎ クロック選択信号
２００１ ワンショット回路
２００２ ディレイフリップフロップ群
２００３ ディレイフリップフロップ
２００４ セット機能付きディレイフリップフロップ
ＮＲＥＳＥＴ リセット信号

Claims (8)

  1. 半導体基板上に形成される論理回路および複数の半導体記憶装置と、前記複数の半導体記憶装置を制御するリフレッシュ制御回路とを有し、
    前記複数の半導体記憶装置は、クロック同期式であり、クロック入力と、内部に配置されるメモリセルのデータをリフレッシュするためのリフレッシュ機能とを有し、
    前記リフレッシュ制御回路は、前記論理回路から出力されるスリープ制御信号および第１のクロック信号が入力され、かつ前記複数の半導体記憶装置のクロック入力に第２のクロック信号として、前記第１のクロック信号または前記第１のクロック信号と周波数が異なる信号のいずれかを、同一の信号線から前記複数の半導体記憶装置に出力し、
    前記スリープ制御信号が第１の状態の際には、前記第１のクロック信号を前記第２のクロック信号として出力し、前記複数の半導体記憶装置を前記論理回路で制御可能とし、
    前記スリープ制御信号が第２の状態の際には、前記第１のクロック信号と周波数が異なるクロック信号を前記第２のクロック信号として出力することを特徴とする半導体集積回路。
  2. 半導体基板上に形成される論理回路および複数の半導体記憶装置と、前記半導体記憶装置を制御するリフレッシュ制御回路とを有し、
    前記複数の半導体記憶装置は、クロック同期式であり、クロック入力とリフレッシュ制御端子と、内部に配置されるメモリセルのデータをリフレッシュするためのリフレッシュ機能とを有し、
    前記リフレッシュ制御回路は、前記論理回路から出力されるスリープ制御信号および第１のクロック信号および第１のリフレッシュ制御信号が入力され、かつ前記複数の半導体記憶装置のクロック入力に第２のクロック信号を、前記リフレッシュ制御端子に第２のリフレッシュ制御信号をそれぞれ出力し、
    前記スリープ制御信号が第１の状態の際には、前記第２のクロック信号に前記第１のクロック信号を、前記第２のリフレッシュ制御信号に前記第１のリフレッシュ制御信号をそれぞれ出力し、前記複数の半導体記憶装置を前記論理回路で制御可能とし、
    前記スリープ制御信号が第２の状態の際には、前記第２のクロック信号に前記第１のクロック周期とは異なるクロック信号を、第２のリフレッシュ制御信号に所定の電位をそれぞれ出力し、前記複数の半導体記憶装置はリフレッシュ状態となることを特徴とする半導体集積回路。
  3. 前記半導体記憶装置は、複数のメモリセルと、
    前記メモリセルに接続される複数のワード線と複数のビット線と、
    前記複数のビット線に接続され前記メモリセルのデータを増幅する機能を有するカラムデコーダーと、
    前記ワード線を駆動するロウデコーダーと、
    前記ロウデコーダーに入力する第１のアドレス信号を出力し、第２のアドレス信号と第３のアドレス信号が入力される第１のセレクタと、
    前記第２のアドレス信号を出力し、外部アドレス信号が入力されるアドレスラッチ回路と、
    前記第３のアドレス信号を出力するリフレッシュアドレスカウンタと、
    前記第１のセレクタを制御する内部リフレッシュ選択信号とを有し、
    前記内部リフレッシュ選択信号は前記第２のリフレッシュ制御信号により制御され、前記内部リフレッシュ選択信号が第１の状態のときに前記第１のアドレス信号に前記第２のアドレス信号を選択し、前記内部リフレッシュ選択信号が第２の状態のときに前記第１のアドレス信号に前記第３のアドレス信号を選択する機能を有する請求項２記載の半導体集積回路。
  4. 前記リフレッシュ制御回路は、前記スリープ制御信号が所定の電位のときに第３のクロック信号を出力する第１のクロック発生装置と、
    前記第１のクロック信号と前記第３のクロック信号が入力され、第２のクロック信号を出力する第２のセレクタとを有し、
    前記第２のセレクタは、前記スリープ制御信号により制御され、
    前記スリープ制御信号が第１の状態の際には、第２のセレクタは前記第２のクロック信号に前記第１のクロック信号を出力し、
    前記スリープ制御信号が第２の状態の際には、第２のセレクタは前記第２のクロック信号に前記第３のクロック信号を出力する請求項１または２記載の半導体集積回路。
  5. 前記リフレッシュ制御回路から前記複数の半導体記憶装置に出力される前記第２のクロック信号は複数配置され、
    前記リフレッシュ制御回路は、前記スリープ制御信号が所定の電位のときに第４のクロック信号を出力する第２のクロック発生装置と、
    前記第１のクロック信号と前記第４のクロック信号が入力され、第２のクロック信号のうち１本を出力する第４のセレクタと、
    前記第２のクロック信号を所定の時間遅延させる一つもしくは複数の遅延手段と、
    前記遅延手段の一つもしくは複数の出力と、前記第４のセレクタの出力を選択する一つもしくは複数の第５のセレクタとを有し、
    前記第５のセレクタの出力は前記第２のクロック信号で、
    前記第４のセレクタは前記スリープ制御信号により制御され、
    前記スリープ制御信号が第１の状態の際には、第４のセレクタは前記第２のクロック信号のうち１本に前記第１のクロック信号を出力し、
    前記スリープ制御信号が第２の状態の際には、第４のセレクタは前記第２のクロック信号のうち１本に前記第４のクロック信号を出力し、
    前記第５のセレクタは、前記スリープ制御信号により制御され、
    前記スリープ制御信号が第１の状態の際には、第５のセレクタは前記第２のクロック信号に前記第１のクロック信号を出力し、
    前記スリープ制御信号が第２の状態の際には、第５のセレクタは前記第２のクロック信号の残りに前記第４のセレクタの出力を出力する請求項１または２記載の半導体集積回路。
  6. 前記複数の遅延手段の出力のうち所定のものに関して、第２の分周器が配置され、その出力が、前記第５のセレクタに入力される請求項５記載の半導体集積回路。
  7. 前記第５のセレクタが前記スリープ制御信号および第１のリフレッシュ制御信号で制御される請求項５記載の半導体集積回路。
  8. 前記第２の分周器は、前記スリープ制御信号が第１の状態の際には、前記複数の遅延手段の出力を分周せずにそのまま出力する機能を有し、前記第５のセレクタが第１のリフレッシュ制御信号で制御される請求項６記載の半導体集積回路。
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